JPH02119258A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02119258A JPH02119258A JP27359688A JP27359688A JPH02119258A JP H02119258 A JPH02119258 A JP H02119258A JP 27359688 A JP27359688 A JP 27359688A JP 27359688 A JP27359688 A JP 27359688A JP H02119258 A JPH02119258 A JP H02119258A
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 title description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 238000000137 annealing Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 4
- 238000000605 extraction Methods 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にコンデンサ
が併設されているバイポーラ型の半導体装置の製造方法
に関する。
が併設されているバイポーラ型の半導体装置の製造方法
に関する。
従来の技術としては、第３図に示す様に、Ｐ型シリコン
基板１上に形成されたＮ型エピタキシャルＭ３に、ＮＰ
Ｎトランジスタのコレクタの引き出し用のＮ型拡散層１
０を形成するのと同時にＮ型拡散層２２を形成した後、
Ｎ型拡散層２２上に酸化膜１１を３０ｎｍの厚さに形成
し、この酸化膜１１上に窒化ケイ素膜１３を１１００ｎ
の厚さに形成し、この酸化膜１１と窒化ケイ素膜１３を
誘電体膜とし、Ｎ型拡散層２２とアルミニウム層を電極
１９としてコンデンサを形成していた。
基板１上に形成されたＮ型エピタキシャルＭ３に、ＮＰ
Ｎトランジスタのコレクタの引き出し用のＮ型拡散層１
０を形成するのと同時にＮ型拡散層２２を形成した後、
Ｎ型拡散層２２上に酸化膜１１を３０ｎｍの厚さに形成
し、この酸化膜１１上に窒化ケイ素膜１３を１１００ｎ
の厚さに形成し、この酸化膜１１と窒化ケイ素膜１３を
誘電体膜とし、Ｎ型拡散層２２とアルミニウム層を電極
１９としてコンデンサを形成していた。
前述した従来のコンデンサは、片側の電極がＮ型拡散層
で形成しており、Ｎ型拡散層とＮ型エピタキシャル層が
電気的に連続であるため、この電極部分はＰ型シリコン
基板１と絶縁分離のＰ型拡散層５とにできる接合容量を
寄生容量として持っているという欠点が有る。
で形成しており、Ｎ型拡散層とＮ型エピタキシャル層が
電気的に連続であるため、この電極部分はＰ型シリコン
基板１と絶縁分離のＰ型拡散層５とにできる接合容量を
寄生容量として持っているという欠点が有る。
本発明の本道体装置の製造方法は、第１導電型エピタキ
シャル層内に第２導電型不純物層を形成する工程と、前
記第１導電型エピタキシャル層上と前記第２導電型不純
物層上に絶縁膜を形成する工程と、前記絶縁膜をエツチ
ングして前記第２導電型不純物層上と前記第１導電型エ
ピタキシャル層上にスルーホールを形成する工程と、前
記絶縁膜上に多結晶シリコン層を堆積する工程と、前記
多結晶シリコン層上に絶縁膜を形成する工程と、前記多
結晶シリコン層にイオン注入により第１導電型不純物を
導入する工程と、アニールを行ない前記第２導電型不純
物層内と前記第１導電型エピタキシャル層内に第２導電
型不純物層を形成すると共に、前記多結晶シリコン層を
第２導電型にする工程と、前記多結晶シリコン層上の絶
縁膜をコンデンサの誘電体膜とする部分を残してエツチ
ングする工程と、前記多結晶シリコン層をエツチングし
て前記第２導電型不純物層上の多結晶シリコン層と共に
前記コンデンサの誘電体膜である絶縁膜下と引き出し部
の多結晶シリコン層を残してコンデンサの電極を形成す
る工程と、前記多結晶シリコン層に金属配線を形成する
と共に前記多結晶シリコン層上の絶縁膜上にコンデンサ
の電極を形成する工程とを含んで構成される。
シャル層内に第２導電型不純物層を形成する工程と、前
記第１導電型エピタキシャル層上と前記第２導電型不純
物層上に絶縁膜を形成する工程と、前記絶縁膜をエツチ
ングして前記第２導電型不純物層上と前記第１導電型エ
ピタキシャル層上にスルーホールを形成する工程と、前
記絶縁膜上に多結晶シリコン層を堆積する工程と、前記
多結晶シリコン層上に絶縁膜を形成する工程と、前記多
結晶シリコン層にイオン注入により第１導電型不純物を
導入する工程と、アニールを行ない前記第２導電型不純
物層内と前記第１導電型エピタキシャル層内に第２導電
型不純物層を形成すると共に、前記多結晶シリコン層を
第２導電型にする工程と、前記多結晶シリコン層上の絶
縁膜をコンデンサの誘電体膜とする部分を残してエツチ
ングする工程と、前記多結晶シリコン層をエツチングし
て前記第２導電型不純物層上の多結晶シリコン層と共に
前記コンデンサの誘電体膜である絶縁膜下と引き出し部
の多結晶シリコン層を残してコンデンサの電極を形成す
る工程と、前記多結晶シリコン層に金属配線を形成する
と共に前記多結晶シリコン層上の絶縁膜上にコンデンサ
の電極を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
にＮ型埋込層２を形成した後、Ｎ型エピタキシャル層３
を成長させる。このＮ型エピタキシャル層３上に、例え
ば１０００℃スチーム６５分で酸化膜４を４００ｎｍの
厚さに形成し、ホトリソグラフィで所望の位置の酸化膜
４を取り除いた後、Ｎ型エピタキシャル層３を分離する
ため、酸化膜４をマスクにＰ型不純物、例えばホウ素を
１０６０℃で２０分拡散し、押込を行なってＰ型拡散層
５を形成する。
にＮ型埋込層２を形成した後、Ｎ型エピタキシャル層３
を成長させる。このＮ型エピタキシャル層３上に、例え
ば１０００℃スチーム６５分で酸化膜４を４００ｎｍの
厚さに形成し、ホトリソグラフィで所望の位置の酸化膜
４を取り除いた後、Ｎ型エピタキシャル層３を分離する
ため、酸化膜４をマスクにＰ型不純物、例えばホウ素を
１０６０℃で２０分拡散し、押込を行なってＰ型拡散層
５を形成する。
次に、第１図（ｂ）に示すように、酸化膜４を除去した
後、全面に薄い酸化膜６を３０ｎｍの厚さに成長させ、
この酸化膜６上に窒化ケイ素膜７を１５０ｎｍの厚さに
形成する。ホトリソグラフィで所望の箇所の窒化ケイ素
膜７を取り除いた後、９５０°Ｃ，５気圧で１００分加
圧酸化を行ない、シリコン面上にフィールド酸化膜９を
１μｍの厚さに成長させる。この時、窒化ケイ素膜７上
に薄い酸化膜８が形成される。
後、全面に薄い酸化膜６を３０ｎｍの厚さに成長させ、
この酸化膜６上に窒化ケイ素膜７を１５０ｎｍの厚さに
形成する。ホトリソグラフィで所望の箇所の窒化ケイ素
膜７を取り除いた後、９５０°Ｃ，５気圧で１００分加
圧酸化を行ない、シリコン面上にフィールド酸化膜９を
１μｍの厚さに成長させる。この時、窒化ケイ素膜７上
に薄い酸化膜８が形成される。
次に、第１図（ｃ）に示すように、ホトリソグラフィで
薄い酸化膜８、窒化ケイ素膜７、酸化膜６の所望の一部
を除去した後、酸化膜８と窒化ケイ素膜７フイールド酸
化膜９をマスクにＮ型不純物、例えばリンを９３０℃で
２０分拡散してＮ型不純物層１０を形成する。
薄い酸化膜８、窒化ケイ素膜７、酸化膜６の所望の一部
を除去した後、酸化膜８と窒化ケイ素膜７フイールド酸
化膜９をマスクにＮ型不純物、例えばリンを９３０℃で
２０分拡散してＮ型不純物層１０を形成する。
次に、第１図（ｄ）に示すように、酸化膜８、窒化ケイ
素膜７、酸化膜６を除去した後、Ｎ型エピタキシャル層
３上とＮ型不純物層上に厚さ７０ｎｍの薄い酸化膜１１
を形成する。次に、ホトレジストをマスクに所望の箇所
にＰ型不純物としてホウ素を加速エネルギーＥ＝３０ｋ
ｅＶ、ドーズ量Φ＝７．５Ｘ１０”ｃｍ でイオン注
入した後、ホトレジストを除去し、９００℃のＮ２中で
３０分アニールを行なってＮＰＮトランジスタのベース
領域１２を形成する。
素膜７、酸化膜６を除去した後、Ｎ型エピタキシャル層
３上とＮ型不純物層上に厚さ７０ｎｍの薄い酸化膜１１
を形成する。次に、ホトレジストをマスクに所望の箇所
にＰ型不純物としてホウ素を加速エネルギーＥ＝３０ｋ
ｅＶ、ドーズ量Φ＝７．５Ｘ１０”ｃｍ でイオン注
入した後、ホトレジストを除去し、９００℃のＮ２中で
３０分アニールを行なってＮＰＮトランジスタのベース
領域１２を形成する。
次に、第１図（ｅ）に示すように、全面に窒化ケイ素膜
１３を形成した後、ホトリソグラフィでＮ＋型不純物層
１０上とＰ型ベース領域１２上の所望箇所の窒化ケイ素
膜１３を除去し、露出した酸化膜１１を除去する。
１３を形成した後、ホトリソグラフィでＮ＋型不純物層
１０上とＰ型ベース領域１２上の所望箇所の窒化ケイ素
膜１３を除去し、露出した酸化膜１１を除去する。
次に、第１図（ｆ）に示すように、多結晶シリコン層１
４を１５０ｎｍの厚さに形成した後９００℃のドライｏ
２中で３０分酸化して薄い酸化膜１５を形成する。全面
にＮ型不純物、例えばヒ素を加速エネルギーＥ＝７０ｋ
ｅＶ、ドーズ量Φ＝ Ｉ Ｘ １０１６ｃｍ でイオ
ン注入する。９５０℃のＮ２中で６０分アニールを行な
い、Ｐ型ベース領域１２内にＮＰＮトランジスタのエミ
ッタ領域１６を形成する。同時にＮ型不純物層１０内に
Ｎ＋型不純物層１６ａを形成する。次に、酸化膜１５上
に窒化ケイ素膜１７を３０ｎｍの厚さに形成した後、ホ
トリソグラフィで酸化膜９上のコンデンサを形成する部
分のみ窒化ケイ素１７を残し他は取り除く６ 次に、第１図（ｇ）に示すように、ホトリソグラフィで
Ｎ型エミッタ領域１６とＮ型エミッタ領域１６とＮ不純
物層１６ａ上の多結晶シリコン層１４とコンデンサの電
極を形成する部分の多結晶シリコン層１４を残して他の
多結晶シリコン層１４を取り除く。この後フッ酸等で残
った多結晶シリコン層１４の上の酸化膜１５と同時に酸
化膜１１を収り除く。
４を１５０ｎｍの厚さに形成した後９００℃のドライｏ
２中で３０分酸化して薄い酸化膜１５を形成する。全面
にＮ型不純物、例えばヒ素を加速エネルギーＥ＝７０ｋ
ｅＶ、ドーズ量Φ＝ Ｉ Ｘ １０１６ｃｍ でイオ
ン注入する。９５０℃のＮ２中で６０分アニールを行な
い、Ｐ型ベース領域１２内にＮＰＮトランジスタのエミ
ッタ領域１６を形成する。同時にＮ型不純物層１０内に
Ｎ＋型不純物層１６ａを形成する。次に、酸化膜１５上
に窒化ケイ素膜１７を３０ｎｍの厚さに形成した後、ホ
トリソグラフィで酸化膜９上のコンデンサを形成する部
分のみ窒化ケイ素１７を残し他は取り除く６ 次に、第１図（ｇ）に示すように、ホトリソグラフィで
Ｎ型エミッタ領域１６とＮ型エミッタ領域１６とＮ不純
物層１６ａ上の多結晶シリコン層１４とコンデンサの電
極を形成する部分の多結晶シリコン層１４を残して他の
多結晶シリコン層１４を取り除く。この後フッ酸等で残
った多結晶シリコン層１４の上の酸化膜１５と同時に酸
化膜１１を収り除く。
次に、第１図（ｈ）に示すように、アルミニウムを全面
に形成した後、ホトリソグラフィでアルミニウムをエツ
チングして、トランジスタの電極１８を形成すると共に
コンデンサの電極１９とコンデンサの多結晶シリコン層
１４の引き出し電極２０を同時に形成する。
に形成した後、ホトリソグラフィでアルミニウムをエツ
チングして、トランジスタの電極１８を形成すると共に
コンデンサの電極１９とコンデンサの多結晶シリコン層
１４の引き出し電極２０を同時に形成する。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための工程順に示した断面図である。
るための工程順に示した断面図である。
第２図（ａ）に示すように第１の実施例の第１図（ｅ）
までは同様に形成し、この後、多結晶シリコン層１４を
堆積し、その上に薄い酸化膜１５を形成し、ホトリソグ
ラフィでコンデンサの誘電体膜を形成する部分のみを残
し他は除去する。
までは同様に形成し、この後、多結晶シリコン層１４を
堆積し、その上に薄い酸化膜１５を形成し、ホトリソグ
ラフィでコンデンサの誘電体膜を形成する部分のみを残
し他は除去する。
次に、第２図（ｂ）に示すように、ホトレジスト２１を
マスクにして多結晶シリコン層１４をエツチングし、Ｎ
ＰＮトランジスタのエミッタとコレクタの電極部分とコ
ンデンサの電極部分を残した後、フッ酸等で酸化膜１１
をエツチングする。
マスクにして多結晶シリコン層１４をエツチングし、Ｎ
ＰＮトランジスタのエミッタとコレクタの電極部分とコ
ンデンサの電極部分を残した後、フッ酸等で酸化膜１１
をエツチングする。
次に、第２図（ｃ）に示すように、ホトレジストを取り
除いた後、アルミニウムで電極１８゜１９．２０で形成
する。
除いた後、アルミニウムで電極１８゜１９．２０で形成
する。
この実施例では、コンデンサの誘電体膜が薄い酸化膜１
５のみである為、単位面積当りの容量が大きくできる利
点がある。
５のみである為、単位面積当りの容量が大きくできる利
点がある。
以上説明したように、本発明は、エミッタ形成に用いた
多結晶シリコン層をコンデンサの一方の電極として用い
、多結晶シリコン層上の酸化膜をコンデンサの誘電体膜
として用いるようにしたので、寄生容量を持たないコン
・デンサを形成できる効果が有る。
多結晶シリコン層をコンデンサの一方の電極として用い
、多結晶シリコン層上の酸化膜をコンデンサの誘電体膜
として用いるようにしたので、寄生容量を持たないコン
・デンサを形成できる効果が有る。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図は従来
の半導体装置の一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｎ型エピタキシャル層、４・・・酸化膜、５・・・
Ｐ型拡散層、６・・・酸化膜、７・・・窒化ケイ素膜、
８・・・酸化膜、９・・・フィールド酸化膜、１ｏ・・
・Ｎ型不純物層、１１・・・酸化膜、１２・・・Ｐ型ベ
ース領域、１３・・・窒化ケイ素膜、１４・・・多結晶
シリコン層、１５・・・酸化膜、１６・・・Ｎ型エミッ
タ領域、１７・・・窒化ケイ素、１８．１９．２０・・
・電極。
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図は従来
の半導体装置の一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｎ型エピタキシャル層、４・・・酸化膜、５・・・
Ｐ型拡散層、６・・・酸化膜、７・・・窒化ケイ素膜、
８・・・酸化膜、９・・・フィールド酸化膜、１ｏ・・
・Ｎ型不純物層、１１・・・酸化膜、１２・・・Ｐ型ベ
ース領域、１３・・・窒化ケイ素膜、１４・・・多結晶
シリコン層、１５・・・酸化膜、１６・・・Ｎ型エミッ
タ領域、１７・・・窒化ケイ素、１８．１９．２０・・
・電極。
Claims (1)
- 第１導電型エピタキシャル層内に第２導電型不純物層を
形成する工程と、前記第１導電型エピタキシャル層上と
前記第２導電型不純物層上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記第２導電型不純物層上
と前記第１導電型エピタキシャル層上にスルーホールを
形成する工程と、前記絶縁膜上に多結晶シリコン層を堆
積する工程と、前記多結晶シリコン層上に絶縁膜を形成
する工程と、前記多結晶シリコン層にイオン注入により
第１導電型不純物を導入する工程と、アニールを行ない
前記第２導電型不純物層内と前記第１導電型エピタキシ
ャル層内に第２導電型不純物層を形成すると共に、前記
多結晶シリコン層を第２導電型にする工程と、前記多結
晶シリコン層上の絶縁膜をコンデンサの誘電体膜とする
部分を残してエッチングする工程と、前記多結晶シリコ
ン層をエッチングして前記第２導電型不純物層上の多結
晶シリコン層と共に前記コンデンサの誘電体膜である絶
縁膜下と引き出し部の多結晶シリコン層を残してコンデ
ンサの電極を形成する工程と、前記多結晶シリコン層に
金属配線を形成すると共に前記多結晶シリコン層上の絶
縁膜上にコンデンサの電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27359688A JP2707646B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27359688A JP2707646B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119258A true JPH02119258A (ja) | 1990-05-07 |
| JP2707646B2 JP2707646B2 (ja) | 1998-02-04 |
Family
ID=17529981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27359688A Expired - Lifetime JP2707646B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707646B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6638816B2 (en) | 2000-03-29 | 2003-10-28 | Nec Electronics Corporation | Integrated circuit device with MIM capacitance circuit and method of manufacturing the same |
-
1988
- 1988-10-28 JP JP27359688A patent/JP2707646B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6638816B2 (en) | 2000-03-29 | 2003-10-28 | Nec Electronics Corporation | Integrated circuit device with MIM capacitance circuit and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2707646B2 (ja) | 1998-02-04 |
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