JPS5919491B2 - デルタ変調器 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル形の変調された信号の伝送装置に関
するものであり、更に詳しく云えばアナログ・ディジタ
ル変換器及び回路、特にデルタ変調器に関するものであ
る。

従来技術 この分野で一般によく知られている変調システムはアナ
ログ信号をモニタするための素子、所与のサンプル時間
におけるそのアナログ振幅に対するコード化されたディ
ジタル表示として１つ又は複数のパルスを発生するため
の素子、送信手段。

受信器、及びモニタされた元のアナログ信号に近似した
アナログ波形を再編成するためのディジタル・アナログ
変換器より成るものである。

従来の方法でよく知られているように、デルタ変調は音
声又は他の同様のアナログ信号を、アナログ形に容易に
戻すことの出来る直列形のディジタル・ビット・ストリ
ームに変換するために普通に使用される手段である。

通常、ディジタル変換システムはディジタル・アナログ
変換器に接続された積分器又はアキュムレータにおいて
アナログ電圧を発生する。

そのアナログ電圧（」元の入力アナログ信号の近似を表
わす。

説明のために、アキュムレータに２いて発生された電圧
の値又はレベルはアキュムレータ値とよばれる。

通常、この値は電圧比較回路によって規則的なサンプル
期間で入力アナログ信号と比較される。

サンプル期間はアナログ信号入力に対してむらのない近
似を与えるよう接近して間隔づけられている。

１つの代表的なサンプル頻度は毎秒３２０００サンプル
である。

各サンプルに対する出力ビット°ストリームでは１つの
データ・ビットが発生される。

標準的な形のシステムの下では、そのビットはアナログ
信号がアキュムレータ値よりも正方向に大きいことを電
圧比較器が表わす場合に１の値を有し、その逆の状態が
ある場合にはその出力ビットはＯとなるであろう。

そのようにしで発生されたディジタル・ビットはアキュ
ムレータにおける１つの増分の加算又は減算を制御する
ために利用される。

その増分は普通デルタ変調システムにおける１ステツプ
・サイズ″又は”デルタ”とよばれる。

各サンプル時間に対し、アキュムレータ値はそれが近似
の方法でアナログ電圧に追従するような量だけ増加又は
減少される。

このように、アキュムレータ値はその信号電圧入力にお
ける瞬時レベルからほぼ１ステツプ・サイズ即ちデルタ
内のレベルに維持される。

このようなデルタ変調における問題点は高周波及び（又
は）大振幅として発生されるような急速に変化する入力
電圧がアキュムレータ値と同時的なアナログ信号入力と
の間の十分な追従性を維持するためにアキュムレータに
おける大きなステップ・サイズを必要とすることである
。

一方、ゆっくり変化する信号（Ｊ小さいステップ・サイ
ズを必要とする。

しかし、ステップ・サイズがあまり小さくされると、ア
キュムレータはアナログ入力信号に追従することが出来
なくなるであろう。

逆にステップ・サイズが太きすぎる場合、分解能の不足
のためにアキュムレータ値には過度のエラー又はオーバ
シュートがある。

最近この問題は１コンバンデイング″と一般によばれで
いる技法によって取扱われでいる。

この技法は瞬時的入力電圧に基づいた対数的な順方向電
圧遷移を有するもので通常のコンパンダとは異なる。

その技法（」ステップ・サイズが前の入力信号の変遷に
基づいて計算される自動利得側脚のようなものである。

その機能を遂行するための種々のアルゴリズムがあり。

その大部分は成る最小値からその最小値の３０又Ｌｉ
１００倍までの範囲のステップ・サイズを計算する。

これ（」３０又は４０デシベルのダイナミック・レンジ
を生ずる。

その特殊なアルゴリズムは選択の問題であり、普通に使
用されたデルタ変調技法としてその一般的教示以外には
本発明には関係がない。

アキュムレータ値と入力サシプルとの間の比較を表わす
送信されたディジタル・ビット・ストリームの変調は一
般に比較機能を持たない変調器と同じ装置によって得ら
れる。

復調器は変調器がステップ・サイズを決定する際に利用
したのと同じアルゴリズムを利用してそのステップ・サ
イ女を計算する。

ステップ・サイズが計算されると、それは各サンプル時
間に受けたビットにより示された前のアキュムレータ値
に加算又（」その値から減算されるだけである。

そこでこのアキュムレータ値はディジタル・アナログ変
換器を介してアナログ信号に変換されそしてその結果は
デルタ変調器における元のアナログ信号波形に近似する
。

ディジタル送信及び受信の詳細はその技術分野で精通し
た人には周知であり１本発明の一部も形成するものでは
ない。

同様に、ディジタル・アナログ変換器、アキュムレータ
又は積分器及びステップ・サイズ発生アルゴリズム及び
その装置に関する限りデルタ変調器又は復調器の詳細は
本発明の一部も形成するものではない。

当業者には明らかなように、デルタ変調器システムの実
用には多くの問題がある。

その１つは無音のアナログ信号を送っている間そのよう
なシステムが雑音的な状態を作り出すことである。

これはアナログ入力がディジタル化、送信及び再編成を
意図した音声信号である時最も生じ易い。

音声入力信号の無音期間中、雑音の強さく」誇張される
ことがあり聴取者にとって非常に騒々しくなる。

非常にわずかな入力信号しかない時の良好な信号対雑音
の比を維持することは難しいという事実のために雑音の
誇張が生ずる。

そのディジタル的性質のために、デルタ変調システムは
１及びＯを送らなければならずそしてそれが発生し得る
最小の即ち無音状態の出力信号はディジタル１及びＯの
交互のストリームによって発生されるものである。

この１及びＯの出カバターンの結果、アキュムレータ値
はＯレベルの付近でプラス及びマイナス１のステップ・
サイズを交互に生ずる。

これが得られる場合、その結果はサンプリング周波数の
半分に等しい周波数の矩形波である。

例えば、３２にヘルツのサンプルに対して１６にヘルツ
となる。

このような周波数は通常は数キロヘルツ以下に限定され
るアナログ即ち音声出力から容易にフィルタすることが
可能である。

デルタ変調器が無音期間中に送る交互の１，０パターン
が送信システムにおける雑音バーストのようなものによ
って破られる場合、低い（帯域）周波数、例えば数キロ
ヘルツのフィルタ限界以下のものが容易にその結果とし
で生じ、このような信号が出力において雑音となる。

ディジタル装置に対するＬＳＩ回路に固有の安定度の増
加はディジタル送信システムにおける無音の１．０パタ
ーンを破る原因の多くを克服したがまだもう１つの原因
が残っている。

非常に小さい信号を再生させるために効果的に処理可能
である程度に小さいその最小レベルでステップ・サイズ
をもつことが最も望ましい。

その最小ステップ・サイズは、今日のＬＳＩ技術で利用
されるような普通の基体電圧を維持することによって低
いオフセットが得られる時でさえ、比較器或は増幅器等
のオフセット電圧として生ずる電圧と一致することが不
幸にしてしばしばある。

ＬＳＩ回路における多数素子のために、オフセット電圧
は無音信号アナログ・レベルがアキュムレータに対する
所与のステップ・レベルに接近し又は越えそして無音の
１，０ビツト・パターンが破られる点まで蓄積すること
がある。

その結果は比較的ランダムな雑音となるであろうし、そ
の振幅は最小のステップ・サイズによって及び入力信号
が比較器における所与のステップ・レベルと如何に一致
しているかによって決定される。

この問題はデルタ変調原理を利用するディジタル回路の
真の性質及び設計に固有のものである。

発明の目的 従来のデルタ変調システムにおいで固有の前述のような
困難さに鑑みで、本発明の目的は低信号レベルのランダ
ム雑音発生問題の多くを除去し或いは減少させる改良さ
れた低レベル雑音減少回路を持ったデルタ変調器を提供
することにある。

本発明のもう１つの目的はデルタ変調データ伝送システ
ムにおける低レベルの雑音減少のための改良された方法
及び技法を提供することにある。

発明の概要 本発明は従来のデルタ変調器、例えば電圧比較器、サン
プル・ラッチ、Ｄ−Ａ変換器、アキュムレータ及びステ
ップ・サイズ発生器より成るデルタ変調器、においで音
声アナログ入力信号の無音入力期間中に生ずるディジタ
ル雑音出力信号を減少させるために雑音減少回路を設け
たことを特徴とするものである。

前述のように従来のデルタ変調器は急激に変化するアナ
ログ入力信号に追従したディジタル出力信号を得るため
にステップ・サイズ発生器がディジタル出力信号におけ
る過去の出力ビットの状態に依存した大きさのステップ
・サイズをアキュムレータへ供給するようにしている。

デルタ変調器ではアナログ入力信号が無音状態であると
きのディジタル出力信号は１，０ビツトが交互に生ずる
ことが望ましいが、アナログ無音入力信号とアキュムレ
ータからのＤ−Ａ変換された信号とがほぼ等しい信号レ
ベルになると電圧比較器によるそれらの比較の結果は必
ずしも交互に変化せず、従ってディジタル出力信号（１
、■、０交互ビットの規則的なパターンとならないので
雑音となる。

本発明では、■、０交互ビットが続くときにはステップ
・サイズ発生器から発生されるステップ・サイズの大き
さが最小となるという点に着目しで、その１，０交互ビ
ツトが生じ且つ最小ステップ・サイズが検出された場合
にはアキュムレータに与えられるビット・サイズ・サイ
ズよりも大きくする。

従って、わずかなアナログ入力信号の雑音では、出４力
における１、０交互ビツトのパターンがそのまま継続し
で得られ、一方アナログ入力信号、とアキュムレータ出
力とがほぼ等しくなってそれらの比較の結果ディジタル
出力においで０ビツトが連続した場合にはステップ・サ
イズ発生器からの最小ステップ・サイズがそのままアキ
ュムレータに与えられ、従ってアキュムレータ出力のレ
ベルはその最小ステップ・サイズ相当分しか変化せずそ
してその後、アナログ入力信号のレベルが変動しなけれ
ばアキュムレータ出力のレベルは再び最小ステップ・サ
イズの２倍相当分の変化を生ずる。

従って、ディジタル出力信号は再び１，０交互ビツトと
なるので極めて雑音の少ない出力が得られる。

実施例の説明 第１図を参照すると１本発明の雑音減少回路を加えられ
た代表的なディジタル的に実施されたデルタ変調器が示
される。

第１図では１例えばマイクロフォン又は他の音声入力か
らのアナログ電圧入力信号が電圧比較器１に印加される
。

電圧比較器１の出力はサンプル・ラッチ３に印カロされ
る。

そのう゛フチ３はサンフ０ル・クロック人力２の制御の
下にそのサンプルの値を瞬時に固定する。

クロックは図示されでないが例えば３２にヘルツのもの
であり、その詳細は当業者に周知のものである。

ディジタル・アキュムレータ６及びディジタル・アナロ
グ変換器５は通常のデルタ変調用積分器の代りである。

ディジタル・アナログ変換器５の出力ＩＪ電圧比較器１
１こ印加される。

従って、電圧比較器１の出力（」アナログ入力信号とデ
ィジタル・アナログ変換器５の現在値きの間の差の極性
を示し、そしてこれはクロック２の制御の下にサンプル
・ラッチ３にサンプル貯蔵される。

ステップ・サイズ発生器８は信号入力サンプルの前の経
過に従ってコンバンドされたステップ・サイズを発生す
るための内部アルゴリズムで動作し、各サンプルに対す
る所望のステップ・サイズを計算する。

そのステップ・サイズはアキュムレータ６におけるアキ
ュムレータ値に加算又は減算される。

しかし、この実施例では、ステップ・サイズ発生器８と
ディジタル・アキュムレータ６との間に雑音減少回路が
挿入される。

最小回路即ち雑音減少回路９が第１図における破線４内
に示される。

ステップ・サイズ発生器８に含まれたアルゴリズムに従
って計算されたステップ・サイズは本発明の方法に従っ
て可能な修正のためｌここの最小回路９を通過させられ
る。

サンプル°ラッチ３の出力は、ディジタル・アナログ変
換器５からの出力がアナログ入力より小さいことを電圧
比較器１が示す場合、ステップ・サイズがアキュムレー
タ６におけるアキュムレータ値に加えられるようにアキ
ュムレータ６におけるアキュムレータ加算及び減算機能
を制御する。

逆に、ディジタル・アナログ変換器からの出力がアナロ
グ入力よりも大きい場合、電圧比較器はＯの代りに１に
そのラッチをセットしステップ・サイズ発生器８からの
ステップ・サイズをアキュムレータ値から減算させる。

ステップ・サイズ発生器８は、本発明にとって重要では
なくそして当業者ｔこは周知である任意のコンバンド・
アルゴリズムに従って、所望のステップ・サイズを計算
する。

重要なことは、ステップ・サイズ発生コンバンディング
・アルゴリズムが最小ステップ・サイズを有すること及
び最小ステップ・サイズが発生された時を検出するため
の手段が設けられなければならないことである。

本発明が解決しようとする問題が第２図に概略的に示さ
れる。

第２図の波形Ａでは、実際のアナログ入力信号と矩形波
により表わされたアキュムレータ値レベルとか重ねられ
た形で示される。

そのアナログ信号値がアキュムレータにあるアキュムレ
ータ値に近い時、そのアナログ信号とアキュムレータ値
との間の差に従ってプラス又はマイナス方向に１つのス
テップが発生される。

この行程はステップ・サイズ発生器の制御の下に進行す
るが、例えば、第２図の波形Ａにおける点Ｘで示される
ように、アナログ信号は所与のサンプルの時点でアキュ
ムレータ値にほぼ等しい値に達する。

これは代表的な無音信号に対する０、１の交互パターン
を破って追加のＯを発生させ、ステップ・サイズ発生器
で発生された最小ステップ・サイズに等しい量だけ上向
きにアキュムレータ値をシフトする。

これが正規の無音レベル信号よりも大きな振幅を有する
信号を（信号伝送システムの他端における復調器の出力
で）生じさせることは当業者が直ちｌこ思いつくことで
あろう。

このような無作為変動に対する周波数成分は低くそして
サンプリング周波数成分をＦ波するために通常使用され
る低域フィルタによって通される可聴帯域に含まれる。

この問題は点Ｙで示合れるような任意の期間において繰
返し得るものであり、叉点Ｚで示されるようにアキュム
レータ値が無音信号レベルに近接する時にはあいまいな
ものとなり、その結果交互に０，１を生ずる無音信号出
力に代ってどちらかの方向に余分なステップを生ずると
いうでたらめな変化を示す。

変換器においで発生されたビット・ストリームは第２図
の波形Ｂ／こ示される。

交互１．０の初期無音信号ディジタル伝送が点Ｘで破ら
れ、更に点Ｙ、Ｚ等で破られその結果不規則なパターン
が低レベルで且つ可聴帯域で望ましくない雑音成分を生
じさせ、復調器から出力として聞こえる。

第４図を参照すると、第１図に含まれた最小回路９のた
めの好ましい実施例の詳細が示される。

破線のボックス４は最小回路９内にある素子を示す。

ステップ・サイズ発生器８によって計算されたステップ
・サイズはＯビットが最上位ビットでありそしてビット
８が最下位ビットである２進行号化された８ビツト形式
でこの最小回路９で受けられる。

ビットＯ乃至６は修正なしでアキュムレータへ直接に送
られる。

しかし、ビットＯ乃至７はＯＲゲート１１でオアされ、
そのＯＲゲート１１の出力は線Ｏ乃至６上のいずれかの
入力が１状態にある場合１状態になる。

これはステップ・サイズ発生器からのステップ・サイズ
が最小値よりも大きいこと及びその最小回路がアキュム
レータに送られたステップ・サイズを修正してはならな
いことを示す。

この機能はＯＲゲート１１からの出力によって達せられ
、その出力はＡＮＤゲート１２及び１３を条件づけでＯ
Ｒゲート１７及び１８を介してそれらビット７及び８を
そのまま通過させてアキュムレータへ送らせる。

ＯＲゲート１１からの出力はインバータ１４において反
転され、その出力はそのような条件の下ではＡＮＤゲー
ト１５及び１６を不作動にするのでこれらゲートはＯを
ＯＲゲート１７及び１８へ送るがビット７及び８の通過
を妨げない。

ステップ・サイズ発生器からのビット８だけが１状態に
ある場合、最小回路はアキュムレータに送られるステッ
プ・サイズを制御するよう動作する。

この状態はＯＲゲート１１によって検出され、その出力
が０状態になることによって表示される。

ＯＲゲート１１からの０はビット７．８が直接にＡＮＤ
ゲート１２及び１３を介してＯＲゲート１７及び１８へ
通るのを禁止する。

同時に、ＯＲゲート１１からの０はインバータ１４を介
してＡＮＤゲート１５及び１６へ反転される。

この結果は排他的ＯＲゲート２０の出力状態をＡＮＤゲ
ート１５及びＯＲゲ°−ト１７を介して出力ビット７へ
送る。

同時に、その排他的ＯＲゲート２０の出力（」インバー
タ２１を介して反転され、ＡＮＤゲート１６及びＯＲゲ
ート１８を介してビット８の出力に送られる。

この状態では、アキュムレータに送られる出力ステップ
・サイズはビット位置０乃至６においですべて０を有し
、一方ビット７はゲート２０からの排他的ＯＲ出力と同
じになりそしてビット８はこの出力の補数となる。

各サンプル時間において、新しいビットが第１図におけ
るサンプル・ラッチの出力に生ずるのと同時に最後の即
ち直前のデルタ変調出力ビットが１ビツト・シフト・レ
ジスタ１９にセットされる。

略号Ｄｎは最新のデルタ変調ビットを示すのに使用され
、一方Ｄｎ−１（シフト・レジスタ１９の出力）は前の
デルタ変調ビットを示す。

各ビット期間中、Ｄｎ及びり。

−１はブロック２０において排他的ＯＲされその出力は
アキュムレータに送られるステップ・サイズのビット７
及び８に割当てられた値を制御する。

次に真理値表はデルタ変調ビットＤｎ及びＤｎ−１の関
数として出力ビット７及び８の値を示す。

上記真理値表は入力ビツトＯ乃至７が０であり且つ前述
の修正回路が使用される時のＤｎ及びＤｎ−１の関数と
して出力ビット７及び８の値を示す。

ビットＯ乃至６の出力はそのような場合すべて０である
ことはわかるであろう。

、入力ビットＯ乃至７すべてが０でない即ちいずれかが
１である場合、出力ビツト０乃至８は最初に入力された
ものと同じになり、修正回路は作動されない。

第３図を参照すると、代表的なアナログ信号入力に関す
るこの技法の結果が波形Ａ及びＢで示される。

第３図の波形Ａに示されるように、計算されたステップ
・サイズが最小のステップ・サイズでありそして新しい
デルタ変調ビットが前のビットと同じでない時にはいつ
も、アキュムレータに印加されるステップ・サイズは最
小ステップ・サイズ・レベルの２倍にされる。

この修正の結果はステップ・サイズが信号レベルを広げ
るよう自動的に調節されることである。

出力信号レベルがこの位置からする場合、その修正され
たアルゴリズムは選択されたステップが再びその信号に
またがり無音の１及び０のパターンに回復するのを可能
にする。

線Ａにおいて矩形波のアキュムレータ値信号が第２図に
示された最小ステップ・サイズの２倍で示され、そして
一旦Ｘが到達されそしてアキュムレータ値がアナログ値
に一致するか或いはそれよりも小さいと、最小ステップ
・サイズが発生されるが直前の出力がＯであったので通
常のＯビット出力における出力レベル（即ち出力ビット
８のみ）がアキュムレータに与えられ、それまでのＯ及
び１の交互のシーケンスを破ることがわかる。

しかし、次のサンプル時間において、２倍の最小ステッ
プ・サイズが回復されそして交互の０゜１パターンが再
設定される。

従って、アキュムレータ値は、無音信号アナログ・レベ
ルにまたがるようにシフトされそして第２図に示される
ような望ましくない雑音信号をほとんど除去する。

アキュムレータに送られるビット・ストリーム内の最下
位ビットに対するこの検出及び修正ステップを行うには
多くの特定な回路実施例が構成可能であることは当業者
には明らかであろう。

勿論、前述の最下位ビットを変更するための検出及び修
正回路に修正が行われても基本的方法は変らないであろ
う。

従って、上記の本発明は示された特定の実施例に限定さ
れるものではない。

【図面の簡単な説明】

第１図は本発明の雑音減少回路を組込んだコンバンディ
ング・デルタ変調器の主要構成要素をブロック形成で説
明する図、第２図はデルタ変調システムにおける無音信
号ディジタル・ビット・ストリームの概略表示及び無作
為雑音が発生される方法を説明する図、第３図は無音信
号を再生し且つ無作為雑音の発生を減少させるよう本発
明の条件の下で動作するデルタ変調システムからの出力
としてのビット・ストリームを示す図、第４図は第１図
の回路においてステップ・サイズ・アルゴリズムを修正
するための回路の好適な実施例を示す図である。 １・・・・・電圧比較器、３・・・・・・サンプル・ラ
ッチ、５・・・・・・ディジタル・アナログ変換器、６
・・・・・・アキュムレータ、８・・・・・・ステップ
・サイズ発生器、９・・・・・・最小回路、１１・・・
・・・ＯＲ回路、１９・・・・・・シフト・レジスタ、
２０・・・・・・排他的ＯＲ回路。

Claims (1)

1. 【特許請求の範囲】 １ アナログ入力信号と局部復号信号とを比較し該比較
   の結果に従って１又は０のディジタル・ビットを発生す
   るディジタル・ビット発生手段と、該ディジタル・ビッ
   ト発生手段から過去に発生されたディジタル・ビットに
   従って大きさの変わり得るステップ・サイズを発生する
   ステップ・サイズ発生器と、該ステップ・サイズを累算
   するアキュムレータと、該アキュムレータで累算された
   値をアナログ信号に変換し該局部復号信号として発生す
   る変換器とより成るデルタ変調器において、前記ステッ
   プ・サイズ発生器から発生されたステップ・サイズが所
   定の最小ステップ・サイズであることを検出する検出手
   段と。 前記ディジタル・ビット発生手段から発生された現在の
   ディジタル・ビットと直前のディジタル・ビットとを比
   較する比較手段と、 前記比較においで一致が得られず且つ前記最小ステップ
   ・サイズが検出されたとき、前記ステップ・サイズ発生
   器から発生されたステップ・サイズを前記最小ステップ
   ・サイズよりも大きいステップ・サイズに修正して前記
   アキュムレータへ供給するステップ・サイズ修正手段と
   。 より成る雑音減少手段を具備したことを特徴とするデル
   タ変調器。