JPS59196670A - 負荷駆動装置 - Google Patents
負荷駆動装置Info
- Publication number
- JPS59196670A JPS59196670A JP58071797A JP7179783A JPS59196670A JP S59196670 A JPS59196670 A JP S59196670A JP 58071797 A JP58071797 A JP 58071797A JP 7179783 A JP7179783 A JP 7179783A JP S59196670 A JPS59196670 A JP S59196670A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power
- reset
- load circuit
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present
- H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits
Landscapes
- Noise Elimination (AREA)
- Television Receiver Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、電源のオン、オフに伴い負荷回路を動作、不
動作状態に切換える負荷駆動装置に関する。
動作状態に切換える負荷駆動装置に関する。
（ロ）従来技術
一般にマイクロコンピュータ（以下ＣＰＵと称する）を
用いたテレビ受像機又はＶＴＲ等の電子機器のセットに
おいて、電源スィッチのオン、オフに伴い、所謂ショッ
ク音の防止を目的としてミュート回路を用いていた。
用いたテレビ受像機又はＶＴＲ等の電子機器のセットに
おいて、電源スィッチのオン、オフに伴い、所謂ショッ
ク音の防止を目的としてミュート回路を用いていた。
そこで最も電源の立上りの速いのはＣＰＵのリセット回
路で、該リセット回路の出力によるリセットが解除され
て、前記ＣＰＵが正常動作を開始し、適当な時間の後に
、ＶＩＰ、ＳＩＦ等の負荷回路系のミュートが解除され
るのが理想とされている。
路で、該リセット回路の出力によるリセットが解除され
て、前記ＣＰＵが正常動作を開始し、適当な時間の後に
、ＶＩＰ、ＳＩＦ等の負荷回路系のミュートが解除され
るのが理想とされている。
ところが前述の電子機器においては、斯る理想的な回路
を構成しようとすると回路構成が複雑となり、コストア
ップにつながってしまう欠点があり、簡単な構成にする
と、どうしてもポツプノイズ（ボッ音）が生じてしまう
欠点があった。
を構成しようとすると回路構成が複雑となり、コストア
ップにつながってしまう欠点があり、簡単な構成にする
と、どうしてもポツプノイズ（ボッ音）が生じてしまう
欠点があった。
（ハ）発明の目的
本発明はテレビ受像機、ＶＴＲ等のＣＰＵを用いた電子
機器に特に有用な電源のオン、オフに伴うノイズ、即ち
ポツプノイズを除去した負荷駆動装置を提供することを
目的とする。
機器に特に有用な電源のオン、オフに伴うノイズ、即ち
ポツプノイズを除去した負荷駆動装置を提供することを
目的とする。
に）発明の構成
本発明は、第１の電源ライン及びリセット回路に接続さ
れたマイクロコンビーータ、第２の電源ラインに接続さ
れた負荷回路、該負荷回路に接続された電源オフ検出手
段を制御回路７介して前記負荷回路に接続し、電源オン
時前記リセット回路のリセット解除信号により一前記負
荷回路を動作状態となし、′電源オフ時前記オフ検出手
段の出力により、前記負荷回路を不動作状態になす構成
である。
れたマイクロコンビーータ、第２の電源ラインに接続さ
れた負荷回路、該負荷回路に接続された電源オフ検出手
段を制御回路７介して前記負荷回路に接続し、電源オン
時前記リセット回路のリセット解除信号により一前記負
荷回路を動作状態となし、′電源オフ時前記オフ検出手
段の出力により、前記負荷回路を不動作状態になす構成
である。
（ホ）実施例
第１図は本発明の負荷駆動装置のブロック図、第２図及
び第３図は第１図の各部波形図、第４図は第１図の要部
回路図を示し、以下図面に従って本発明を説明する。
び第３図は第１図の各部波形図、第４図は第１図の要部
回路図を示し、以下図面に従って本発明を説明する。
第１図において、（１）は電源オフ検出用端子（２）電
源オフ検出用の抵抗（３）及びツェナーダイオード（４
）、スイッチング増幅器（５）を有する電源オフ検出回
路、（６）はデフィート信号端子、（力はリセット回路
（５）のリセ、ット出力端子、（９）はＣＰＵ、叫は遅
延回路、ａυは負荷回路側に接続された第１の電源ライ
ンの電源端子、（１３）Ｑ４はスイッチング増幅器、α
５４はＯＲ回路、（［６）αηは制御出力端子、０８）
は第２の電源ラインの電源端子、（１つは第３の電源ラ
インの゛電源端子を示す。
源オフ検出用の抵抗（３）及びツェナーダイオード（４
）、スイッチング増幅器（５）を有する電源オフ検出回
路、（６）はデフィート信号端子、（力はリセット回路
（５）のリセ、ット出力端子、（９）はＣＰＵ、叫は遅
延回路、ａυは負荷回路側に接続された第１の電源ライ
ンの電源端子、（１３）Ｑ４はスイッチング増幅器、α
５４はＯＲ回路、（［６）αηは制御出力端子、０８）
は第２の電源ラインの電源端子、（１つは第３の電源ラ
インの゛電源端子を示す。
次に第１図の動作について、第２図の説明波形図を用い
て電源オン時と電源オフ時の各々ケ説明する。
て電源オン時と電源オフ時の各々ケ説明する。
（Ｉ）′電源オフ時
第２図（イ）に示すタイミングｔ、で電源スィッチを閉
じた後にＶ、 が豆上り上昇する。前記タイミングｔ
、では他の電源は未だ上昇せず、ｔ、及びｔ３で各々第
２図（ロ）及び（ハ）に示すＶ、及びｖ３ が立上る
。前記ｖ３ の上昇で所定の値に達し、タイミングｔ
４ でリセット回路（５）が動作して、リセット解除
信号Ｗｙ〒としてｖ４ が立上り、これに伴ってスイ
ッチング増幅器、α四の出方が遅延回路部に加わりｔｄ
だけ遅延したＶ５（第２図（ホ））が現われる。
じた後にＶ、 が豆上り上昇する。前記タイミングｔ
、では他の電源は未だ上昇せず、ｔ、及びｔ３で各々第
２図（ロ）及び（ハ）に示すＶ、及びｖ３ が立上る
。前記ｖ３ の上昇で所定の値に達し、タイミングｔ
４ でリセット回路（５）が動作して、リセット解除
信号Ｗｙ〒としてｖ４ が立上り、これに伴ってスイ
ッチング増幅器、α四の出方が遅延回路部に加わりｔｄ
だけ遅延したＶ５（第２図（ホ））が現われる。
このときスイッチング増幅器（Ｌカの出力Ｖ、は前記Ｖ
、の上昇と共に第２図（へ）に示す如く上昇し、■５
の立上りのタイミングｔ、で立下る。
、の上昇と共に第２図（へ）に示す如く上昇し、■５
の立上りのタイミングｔ、で立下る。
前述の状態で負荷回路い及びＣＰＵ（ロ）は定常状態に
達し、この状態で例えばデフィート端子（６）ニチャン
ネル切換等の信号ｖ７ が加わると、その立上りから
力清時間（ｔｄ）分遅れた信号Ｖ、及びｖＩ、がスイッ
チング増幅器０１回・υの出方として現われ、これらが
負荷回路側に加わり、該負荷回路側にミーートを施１−
０ 従ってこの場合ＣＰＵ（９）がリセットされた後リセッ
ト解除後負荷回路０は動作を開始することになる。更に
定常動作時においてもチャンネル切換時等、デフィート
信号ｖｙ（第２図（ト））により所定期間負荷回路啼は
ミュートされて前記チャンネル切換の過渡時のノイズは
除去される。なお電源端子Ｑ３は第２図（ロ）に示すｖ
２ の如（１２で立上る電圧となる。
達し、この状態で例えばデフィート端子（６）ニチャン
ネル切換等の信号ｖ７ が加わると、その立上りから
力清時間（ｔｄ）分遅れた信号Ｖ、及びｖＩ、がスイッ
チング増幅器０１回・υの出方として現われ、これらが
負荷回路側に加わり、該負荷回路側にミーートを施１−
０ 従ってこの場合ＣＰＵ（９）がリセットされた後リセッ
ト解除後負荷回路０は動作を開始することになる。更に
定常動作時においてもチャンネル切換時等、デフィート
信号ｖｙ（第２図（ト））により所定期間負荷回路啼は
ミュートされて前記チャンネル切換の過渡時のノイズは
除去される。なお電源端子Ｑ３は第２図（ロ）に示すｖ
２ の如（１２で立上る電圧となる。
（川 電源オフ時
第３図（イ）に示すタイミングｔ、で電源スィッチを開
くと、電源ラインの電圧において、立下りの速いのは、
同（イ）に示すＶｏ、（ロ）に示すｖ２、（ハ）Ｋ示す
■３ の順でそのタイミング’ｌ ｔ＋＜ ｔｔ ＜
ｔｓ Ｘとなる。ここで電源オフ検出回路（１）に設
けたツェナーダイオード（４）がタイミングｔｉ でオ
フになり、これに伴ってスイッチング増幅器（５）及び
ＯＲ回路０最を介して遅延回路部に制御パルスが加わり
、該遅延回路■にて遅延時間ｔｄの後にスイッチング増
幅器α■θａの出力として第３図（ハ）及びに）に示す
Ｖ。
くと、電源ラインの電圧において、立下りの速いのは、
同（イ）に示すＶｏ、（ロ）に示すｖ２、（ハ）Ｋ示す
■３ の順でそのタイミング’ｌ ｔ＋＜ ｔｔ ＜
ｔｓ Ｘとなる。ここで電源オフ検出回路（１）に設
けたツェナーダイオード（４）がタイミングｔｉ でオ
フになり、これに伴ってスイッチング増幅器（５）及び
ＯＲ回路０最を介して遅延回路部に制御パルスが加わり
、該遅延回路■にて遅延時間ｔｄの後にスイッチング増
幅器α■θａの出力として第３図（ハ）及びに）に示す
Ｖ。
及びｖ６ の信号が現われ、負荷回路側を不動作とす
る。
る。
このときリセット信号（Ｒ８〒）は第３図に）に示す電
圧ｖ４ となって、タイミングｔ４ にて立下る。
圧ｖ４ となって、タイミングｔ４ にて立下る。
従って電源オフ時負荷回路邸に接続された第２の電源ラ
インとしての端子αＤの電圧ｖ１ の立下りを利用し
て負荷回路側にミュートを施すことができ、不要なノイ
ズの発生、特にポツプノイズ又はボッ音は防止できる。
インとしての端子αＤの電圧ｖ１ の立下りを利用し
て負荷回路側にミュートを施すことができ、不要なノイ
ズの発生、特にポツプノイズ又はボッ音は防止できる。
次に第４図について説明すると、第１図の要部を集積回
路（ＩＣ）化した例で、端子（２）（６）（７）（Ｉは
η峙α９（２０１は外部端子で、ａａＣ＋り（ハ）はＯ
Ｒ回路ａ９を構成するダイオード、ｃ！４）（ハ）＠＠
（ハ）はバイアス用トランジスタ、ＧＨＧＣ３１）はバ
イアス回路を構成するダイオード群、■は分圧回路、０
■はリセット解除用トランジスタ、ｒ３４）は遅延用コ
ンデンサ、（芸は遅延回路（１０）を構成する遅延用ト
ランジスタ、（３６）（３′７）（至）０腸及び顛はス
イッチング増幅器を構成するスイッチングトランジスタ
を示し、第１図における負荷回路０へのミュートのため
の制御出力端子（１６）Ｑ７）から得られる構成となっ
ている。
路（ＩＣ）化した例で、端子（２）（６）（７）（Ｉは
η峙α９（２０１は外部端子で、ａａＣ＋り（ハ）はＯ
Ｒ回路ａ９を構成するダイオード、ｃ！４）（ハ）＠＠
（ハ）はバイアス用トランジスタ、ＧＨＧＣ３１）はバ
イアス回路を構成するダイオード群、■は分圧回路、０
■はリセット解除用トランジスタ、ｒ３４）は遅延用コ
ンデンサ、（芸は遅延回路（１０）を構成する遅延用ト
ランジスタ、（３６）（３′７）（至）０腸及び顛はス
イッチング増幅器を構成するスイッチングトランジスタ
を示し、第１図における負荷回路０へのミュートのため
の制御出力端子（１６）Ｑ７）から得られる構成となっ
ている。
前記リセット解除信号（Ｒ８Ｔ）として前記第１の電源
ラインに接続された第１電源端子住鵠の電圧上昇により
、リセット解除用トランジスタ０乃のオンに伴って１ゴ
１が立上り、負荷回路側のミュートを停止する。
ラインに接続された第１電源端子住鵠の電圧上昇により
、リセット解除用トランジスタ０乃のオンに伴って１ゴ
１が立上り、負荷回路側のミュートを停止する。
一方電源オフに伴って端子（２）の電圧下降をトランジ
スタ０Ｄにて検出した後に、ＯＲ回路００に加わった正
極性パルスを、スイッチングトランジスタ０υを介して
遅延回路部に加え、時間ｔｄ分遅延した信号（第３図（
ホ）に示ｊｖｓ 又は同図（へ）に示すｖａ）が端子
（Ｉｅ同に現われ、負荷回路側を制御する。
スタ０Ｄにて検出した後に、ＯＲ回路００に加わった正
極性パルスを、スイッチングトランジスタ０υを介して
遅延回路部に加え、時間ｔｄ分遅延した信号（第３図（
ホ）に示ｊｖｓ 又は同図（へ）に示すｖａ）が端子
（Ｉｅ同に現われ、負荷回路側を制御する。
（へ）発明の効果
本発明によれば、複数の電源ラインに接続された電子機
器において電源のオン、オフに伴い、該電子機器に用い
られるＣＰＵのリセット解除信号を利用して、電源オン
時のミーート解除を行い前記電子機器の負荷回路を動作
開始させ、更に電源オフ時立下りの最も速い電源ライン
の降下を利用して、ミーート開始を行う構成であり、各
種のＣＰＵを用いた電子機器に本発明を用いれば効果大
である。
器において電源のオン、オフに伴い、該電子機器に用い
られるＣＰＵのリセット解除信号を利用して、電源オン
時のミーート解除を行い前記電子機器の負荷回路を動作
開始させ、更に電源オフ時立下りの最も速い電源ライン
の降下を利用して、ミーート開始を行う構成であり、各
種のＣＰＵを用いた電子機器に本発明を用いれば効果大
である。
第１図は本発明の負荷駆動装置のブロック図、第２図及
び第３図は第１図の各部波形図、第４図は第１図の要部
回路図を示す。 主な図番の説明 （１）・・・電源オフ検出回路、 （２）・・・電源オ
フ検出用端子、 （７）・・・リセット出力端子、 （
６）・・・リセット回路、 （９）・−ＣＰＵ、 鵠
・・・遅延回路、 （１１）（］列９・・・電源端子、
■・−・負荷回路。
び第３図は第１図の各部波形図、第４図は第１図の要部
回路図を示す。 主な図番の説明 （１）・・・電源オフ検出回路、 （２）・・・電源オ
フ検出用端子、 （７）・・・リセット出力端子、 （
６）・・・リセット回路、 （９）・−ＣＰＵ、 鵠
・・・遅延回路、 （１１）（］列９・・・電源端子、
■・−・負荷回路。
Claims (1)
- （１）第１の電源ライン及びリセット回路に接続された
マイクロコンピュータ、第２の電源ラインに接続された
負荷回路、該負荷回路に接続された電源オフ検出手段を
制御手段を介して前記負荷回路に接続し、電源オン時前
記リセット回路のリセット解除信号により、前記負荷回
路を動作状態となし、電源オフ時前記オフ検出手段の出
力により、前記負荷回路を不動作状態になすことを特徴
とした負荷駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071797A JPS59196670A (ja) | 1983-04-22 | 1983-04-22 | 負荷駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071797A JPS59196670A (ja) | 1983-04-22 | 1983-04-22 | 負荷駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59196670A true JPS59196670A (ja) | 1984-11-08 |
Family
ID=13470906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58071797A Pending JPS59196670A (ja) | 1983-04-22 | 1983-04-22 | 負荷駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59196670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647864A (en) * | 1987-06-30 | 1989-01-11 | Matsushita Electric Industrial Co Ltd | Sound erasing device |
-
1983
- 1983-04-22 JP JP58071797A patent/JPS59196670A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647864A (en) * | 1987-06-30 | 1989-01-11 | Matsushita Electric Industrial Co Ltd | Sound erasing device |
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