JPS59197873A - 試験デ−タ作成方式 - Google Patents
試験デ−タ作成方式Info
- Publication number
- JPS59197873A JPS59197873A JP58072452A JP7245283A JPS59197873A JP S59197873 A JPS59197873 A JP S59197873A JP 58072452 A JP58072452 A JP 58072452A JP 7245283 A JP7245283 A JP 7245283A JP S59197873 A JPS59197873 A JP S59197873A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuit element
- test data
- information file
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術介野
本発明はインサーキットテスタによりパッケージを自動
試験するに必要な試験データ作成方式の自動化に関す。
試験するに必要な試験データ作成方式の自動化に関す。
（ｂｌ 技術の背景
プリント板パンケージに実装された回路素子の良否をイ
ンサーキットテスタを用いて判定する為には、試験対象
回路素子の種別、該回路素子の仕様（例えば抵抗であれ
ば抵抗定格値および許容偏差等）、前記パンケージとイ
ンサーキットテスクとを結合する為に該パッケージを装
着するフィクスチャの、該回路素子に直接接続可能なビ
ン端子等を含む試験データを所定形式に編集し、前記イ
ンサーキットテスクに入力する必要がある。
ンサーキットテスタを用いて判定する為には、試験対象
回路素子の種別、該回路素子の仕様（例えば抵抗であれ
ば抵抗定格値および許容偏差等）、前記パンケージとイ
ンサーキットテスクとを結合する為に該パッケージを装
着するフィクスチャの、該回路素子に直接接続可能なビ
ン端子等を含む試験データを所定形式に編集し、前記イ
ンサーキットテスクに入力する必要がある。
（Ｃ１従来技術と問題点
従来例えば第１図に例示す如き回路構成を有するパンケ
ージに対する試験データを作成する場合には、先ず第１
図に示す如き回路図上に該パ・ノケージを装着するフィ
クスチャのピン端子番号ａ乃至ｒを記入し、次に該回路
を構成する各回路素子の仕様（例えば抵抗Ｒ１に対して
は抵抗値および許容偏差等）を所要の回路素子仕様書よ
り抽出し、各回路素子に接続するピン端子番号（例えば
抵抗Ｒ］に対してはａおよびｂ）と共に、所定の形式に
従ってコーディングした後、所要の電子計算機により試
験データの作成処理を行い、イン力・−キノ１−テスタ
に入力可能な紙テープ或いはフロッピィディスクに出力
する。
ージに対する試験データを作成する場合には、先ず第１
図に示す如き回路図上に該パ・ノケージを装着するフィ
クスチャのピン端子番号ａ乃至ｒを記入し、次に該回路
を構成する各回路素子の仕様（例えば抵抗Ｒ１に対して
は抵抗値および許容偏差等）を所要の回路素子仕様書よ
り抽出し、各回路素子に接続するピン端子番号（例えば
抵抗Ｒ］に対してはａおよびｂ）と共に、所定の形式に
従ってコーディングした後、所要の電子計算機により試
験データの作成処理を行い、イン力・−キノ１−テスタ
に入力可能な紙テープ或いはフロッピィディスクに出力
する。
以上の説明から明らかな如く、従来ある試験データ作成
方式においては、試験データの作成の主要過程はすべて
人手により実行されていた為、多くの工数を費やし、然
も作成された試験データに人為的な誤りが含まれる可能
性があり、試験データの信頼性を低下させる恐れが有っ
た。
方式においては、試験データの作成の主要過程はすべて
人手により実行されていた為、多くの工数を費やし、然
も作成された試験データに人為的な誤りが含まれる可能
性があり、試験データの信頼性を低下させる恐れが有っ
た。
（ｄン 発明の目的
本発明の目的は、前述の如き従来ある試験データ作成方
式の欠点を除去し、試験データ作成に要する工数を極力
削減し、然も作成された試験データに誤りが含まれるこ
とを極力防止する手段を実現することに在る。
式の欠点を除去し、試験データ作成に要する工数を極力
削減し、然も作成された試験データに誤りが含まれるこ
とを極力防止する手段を実現することに在る。
ｔｅ＋ 発明の構成
この目的は、パッケージ上に実装された各回路素子の種
別を示す回路素子情報と、前記パッケージ上で前記各回
路素子相互を接続する回路パターンを示す情報と、前記
各回路パターンをインサーキットテスタに接続するピン
端子を示す情報とを入力し、別に設けられた各種回路素
子の規格情報を格納する回路素子ライブラリから前記各
回路素子に対応する仕様を抽出し、該各回路素子を前記
インサーキットテスタにより自動的に試験する為の回路
素子種別・規格・接続ビン端子等の所要データを所定形
式に基づき配列した試験データを編集し出力することに
より達成される。
別を示す回路素子情報と、前記パッケージ上で前記各回
路素子相互を接続する回路パターンを示す情報と、前記
各回路パターンをインサーキットテスタに接続するピン
端子を示す情報とを入力し、別に設けられた各種回路素
子の規格情報を格納する回路素子ライブラリから前記各
回路素子に対応する仕様を抽出し、該各回路素子を前記
インサーキットテスタにより自動的に試験する為の回路
素子種別・規格・接続ビン端子等の所要データを所定形
式に基づき配列した試験データを編集し出力することに
より達成される。
（ｆ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による試験データ作成方式を
示す図である。第２図において、回路素子情報ファイル
ＥＦには試験対象となるプリント板パッケージに実装さ
れる各回路素子（例えば第１図に示す回路構成を有する
パンケージにおいては抵抗Ｒ１乃至Ｒ３、コンデンサＣ
およびダイオードＤ）の種別を示す回路素子情報が格納
され、回路パターン情報ファイルＣＦには前記パンケー
ジ」二で前記各回路素子相互を接続する回路パターンを
示す回路バクーン情報が格納され、ビン端子情報ファイ
ルＰＦには前記各回路パターンをインサーキットテスタ
に接続するフィクスチャのピン端子（例えば第１図にお
いてはａ乃至ｆ）を示す番号が格納され、また回路素子
ライブラリＥＬには、抵抗・コンデンサ・ダイオードそ
の他の各種回路素子の仕様か格納されている。かかる状
態で中央処理装置ＣＰＵは回路素子情報ファイルＥＦに
格納されている回路素子（例えば抵抗Ｒ１）を順次抽出
し、回路素子ライブラリＥＬから該当する仕様（例えば
抵抗値・許容偏差等）を抽出し、また回路パターン情報
ファイルＣＦおよびビン端子情報ファイルＰＦから各回
路素子に直接接続するビン端子番号（例えば抵抗Ｒ１に
対してはａおよびｂ）を識別し、前記仕様と共にインサ
ーキン１〜テスタの試験データとして予め定められた形
式で編集して一旦主記憶装置ＭＭに格納した後、紙テー
プさん孔装置１） Ｔにより紙テープにさん孔して出力
する。
示す図である。第２図において、回路素子情報ファイル
ＥＦには試験対象となるプリント板パッケージに実装さ
れる各回路素子（例えば第１図に示す回路構成を有する
パンケージにおいては抵抗Ｒ１乃至Ｒ３、コンデンサＣ
およびダイオードＤ）の種別を示す回路素子情報が格納
され、回路パターン情報ファイルＣＦには前記パンケー
ジ」二で前記各回路素子相互を接続する回路パターンを
示す回路バクーン情報が格納され、ビン端子情報ファイ
ルＰＦには前記各回路パターンをインサーキットテスタ
に接続するフィクスチャのピン端子（例えば第１図にお
いてはａ乃至ｆ）を示す番号が格納され、また回路素子
ライブラリＥＬには、抵抗・コンデンサ・ダイオードそ
の他の各種回路素子の仕様か格納されている。かかる状
態で中央処理装置ＣＰＵは回路素子情報ファイルＥＦに
格納されている回路素子（例えば抵抗Ｒ１）を順次抽出
し、回路素子ライブラリＥＬから該当する仕様（例えば
抵抗値・許容偏差等）を抽出し、また回路パターン情報
ファイルＣＦおよびビン端子情報ファイルＰＦから各回
路素子に直接接続するビン端子番号（例えば抵抗Ｒ１に
対してはａおよびｂ）を識別し、前記仕様と共にインサ
ーキン１〜テスタの試験データとして予め定められた形
式で編集して一旦主記憶装置ＭＭに格納した後、紙テー
プさん孔装置１） Ｔにより紙テープにさん孔して出力
する。
以上の説明から明らかな如く、本実施例によれば、回路
素子情報ファイルＥＦ、回路パターン情報ファイルＣＦ
およびビン端子情報ファイルＰＦを入力することにより
中央処理装置ｃｐｕは自動的に試験データを編集し、紙
テープさん孔装置ＰＴからさん孔された紙テープとして
出力する。回路素子情報ファイルＥＦおよび回路パター
ン情報ファイルＣＦは試験対象パンケージの設計過程で
作成され、またビン端子情報ファイルＰＦは前記パッケ
ージに対応するフィクスチャの作成過程で作成される。
素子情報ファイルＥＦ、回路パターン情報ファイルＣＦ
およびビン端子情報ファイルＰＦを入力することにより
中央処理装置ｃｐｕは自動的に試験データを編集し、紙
テープさん孔装置ＰＴからさん孔された紙テープとして
出力する。回路素子情報ファイルＥＦおよび回路パター
ン情報ファイルＣＦは試験対象パンケージの設計過程で
作成され、またビン端子情報ファイルＰＦは前記パッケ
ージに対応するフィクスチャの作成過程で作成される。
なお、第１図および第２図はあく迄本発明の一実施例に
過ぎず、例えば試験対象となるパッケージの構成は図示
されるものに限定されることは無く、他に幾多の変形が
考慮されるが、何れの場合にも本発明の効果は変らない
。また試験データの作成方式は図示されるものに限定さ
れることは無く、例えば試験データ出力用に紙テープさ
ん孔装置ＰＴの代わりにフロンビイディスク装置が用い
られる等地に幾多の変形が考慮されるが、何れの場合に
も本発明の効果は変らない。
過ぎず、例えば試験対象となるパッケージの構成は図示
されるものに限定されることは無く、他に幾多の変形が
考慮されるが、何れの場合にも本発明の効果は変らない
。また試験データの作成方式は図示されるものに限定さ
れることは無く、例えば試験データ出力用に紙テープさ
ん孔装置ＰＴの代わりにフロンビイディスク装置が用い
られる等地に幾多の変形が考慮されるが、何れの場合に
も本発明の効果は変らない。
（ｇ＋ 発明の効果
以上、本発明によれば、試験対象となるパッケージをイ
ンザーキットテスタにより試験する為の試験データが自
動的に作成され、所要工数が大幅に削減され、また人為
的な誤りが殆ど除去され、当該試験データの信頼性が向
上する。
ンザーキットテスタにより試験する為の試験データが自
動的に作成され、所要工数が大幅に削減され、また人為
的な誤りが殆ど除去され、当該試験データの信頼性が向
上する。
第１図は本発明の対象となるパッケージの構成を例示す
る図、第２図は本発明の一実施例による試験データ作成
方式を示す図である。 図において、ａ乃至ｆはピン端子番号、Ｃはコンデンサ
、ＣＦは回路パターン情報ファイル、ＣＰ ＬＪは中央
処理装置、Ｄはダイオード、ＥＦは回路素子情報ファイ
ル、ＥＬは回路素子ライブラリ、ＭＭは主記憶装置、Ｐ
Ｆはピン端子情報ファイル、ＰＴは紙テープさん孔装置
、Ｒ１乃至Ｒ３は抵抗、を示す。 秦 （口 事 ２ 口
る図、第２図は本発明の一実施例による試験データ作成
方式を示す図である。 図において、ａ乃至ｆはピン端子番号、Ｃはコンデンサ
、ＣＦは回路パターン情報ファイル、ＣＰ ＬＪは中央
処理装置、Ｄはダイオード、ＥＦは回路素子情報ファイ
ル、ＥＬは回路素子ライブラリ、ＭＭは主記憶装置、Ｐ
Ｆはピン端子情報ファイル、ＰＴは紙テープさん孔装置
、Ｒ１乃至Ｒ３は抵抗、を示す。 秦 （口 事 ２ 口
Claims (1)
- パッケージ上に実装された各回路素子の種別を示す回路
素子情報と、前記パッケージ上で前記各回路素子相互を
接続する回路パターンを示す情報と、前記各回路パター
ンをインサーキットテスクに接続するピン端子を示す情
報とを入力し、別に設けられた各種回路素子の規格情報
を格納する回路素子ライブラリから前記各回路素子に対
応する仕様を抽出し、該各回路素子を前記インサーキッ
トテスタにより自動的に試験する為の回路素子種別・規
格・接続ピン端子等の所要データを所定形式に基づき配
列した試験データを編集し出力することを特徴とする試
験データ作成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072452A JPS59197873A (ja) | 1983-04-25 | 1983-04-25 | 試験デ−タ作成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072452A JPS59197873A (ja) | 1983-04-25 | 1983-04-25 | 試験デ−タ作成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59197873A true JPS59197873A (ja) | 1984-11-09 |
Family
ID=13489700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072452A Pending JPS59197873A (ja) | 1983-04-25 | 1983-04-25 | 試験デ−タ作成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0995999A3 (en) * | 1998-10-22 | 2001-04-25 | Texas Instruments Incorporated | Arbitrary waveform generator |
-
1983
- 1983-04-25 JP JP58072452A patent/JPS59197873A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0995999A3 (en) * | 1998-10-22 | 2001-04-25 | Texas Instruments Incorporated | Arbitrary waveform generator |
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