JPS59198600A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS59198600A JPS59198600A JP58072919A JP7291983A JPS59198600A JP S59198600 A JPS59198600 A JP S59198600A JP 58072919 A JP58072919 A JP 58072919A JP 7291983 A JP7291983 A JP 7291983A JP S59198600 A JPS59198600 A JP S59198600A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- data
- circuit
- rom
- parity bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、リードオンリメモリに記憶されているプロ
グラムまたはデータのパリティビット（パリティデータ
）の作成、記憶が可能なデータ処理システムに関する。
グラムまたはデータのパリティビット（パリティデータ
）の作成、記憶が可能なデータ処理システムに関する。
一般に、この株のデータ処理システムにおいては、プロ
グラムまたはデータの変更によるパリティデータの変更
が容易で、しかも信頼性の高いものであることが望まし
い。
グラムまたはデータの変更によるパリティデータの変更
が容易で、しかも信頼性の高いものであることが望まし
い。
プログラムまたはデータを格納するＲＯＭ（リードオン
リメモリ）、ＲＡＭ（ランダムアクセスメモリ）などの
メモリユニットを有するマイクロプロセッサ応用システ
ム等において、プログラムの記憶用には主としてＲＯＭ
が使用されるのが一般的であシ、また格納されたプログ
ラムまたはデータの信頼性を確保するため、これらにパ
リティビットを付加するとともに、該パリティビットを
記憶するための専用のメモリが設けられることが多い。
リメモリ）、ＲＡＭ（ランダムアクセスメモリ）などの
メモリユニットを有するマイクロプロセッサ応用システ
ム等において、プログラムの記憶用には主としてＲＯＭ
が使用されるのが一般的であシ、また格納されたプログ
ラムまたはデータの信頼性を確保するため、これらにパ
リティビットを付加するとともに、該パリティビットを
記憶するための専用のメモリが設けられることが多い。
第１図はパリティデータ記憶システムの従来例を示すブ
ロック図である。同図において、１はマイクロプロセッ
サの如き中央処理装置（ＣＰＵ）、２はプログラムまた
はデータ（以下、プログラム等ともいう。）を格納する
ＲＯＭ、３はＲＯＭ２の記憶内容に対応するパリティビ
ット（パリティデータ）を格納するＲＯＭ、４はパリテ
ィチェック回路、５はデータバス、６はアドレスバス、
７はパリティデータ線、８はパリティエラー情報線であ
る。すなわち、プログラム等を格納するＲＯＭ２と、こ
のＲＯＭ２の記憶内容に対応するパリティビットを格納
する別のＲＯＭ３を設け、これらＲＯＭ２．３によって
記憶システムが構成される。
ロック図である。同図において、１はマイクロプロセッ
サの如き中央処理装置（ＣＰＵ）、２はプログラムまた
はデータ（以下、プログラム等ともいう。）を格納する
ＲＯＭ、３はＲＯＭ２の記憶内容に対応するパリティビ
ット（パリティデータ）を格納するＲＯＭ、４はパリテ
ィチェック回路、５はデータバス、６はアドレスバス、
７はパリティデータ線、８はパリティエラー情報線であ
る。すなわち、プログラム等を格納するＲＯＭ２と、こ
のＲＯＭ２の記憶内容に対応するパリティビットを格納
する別のＲＯＭ３を設け、これらＲＯＭ２．３によって
記憶システムが構成される。
なお、この場合、ＲＯＭ２に格納されているプログラム
等からＣＰＵＩにてパリティビットを作成して紙テープ
等に一旦出力した後、該テープの内容を転写することに
よｊＯＲＯＭ３が作成される。
等からＣＰＵＩにてパリティビットを作成して紙テープ
等に一旦出力した後、該テープの内容を転写することに
よｊＯＲＯＭ３が作成される。
したがって、ＣＰＵＩからアドレスバス６を介してＲＯ
Ｍ２．３の所定アドレスが指定されると、ＲＯＭ２の内
容はデータバス５を介してＣＰＵＩおよびパリティチェ
ック回路４に与えられる一方、ＲＯＭ３からはＲＯＭ２
の内容に対応するパリティビットがパリティデータ線７
を介して読み出されてチェック回路４に与えられるので
、チェック回路４ではＲＯＭ２から与えられる情報に対
応するパリティビットを作成し、これを線７を介して与
えられるパリティビットと比較することによシ、ＲＯＭ
２の内容をチェックすることができる。このため、メモ
リまたはバス等の不良等によってデータバス５上のデー
タにパリティ異常が発生すると、パリティチェック回路
４ではこれを検出し、パリティエラー情報線８にパリデ
ィエラー情報を出力する。かかる場合に、ＲｏＭ２，３
はメモリ内容等の変更を考慮して、通常は交換を容易に
するため、それぞれＲＯＭ用ソケットまたはコネクタを
介してプリント基板等に実装されるので、ソケットまた
はコネクタの使用個数が増えてメモリの信頼性が低下す
るとともに、その専有スペースが増大するという欠点が
ある。また、プログラムの内容、順序等を変更する必要
が生じると、ＲＯＭ２を変更すると同時にＲＯＭ３につ
いても変更しなければならないため、その変更、交換操
作が煩雑であるという欠点もある。
Ｍ２．３の所定アドレスが指定されると、ＲＯＭ２の内
容はデータバス５を介してＣＰＵＩおよびパリティチェ
ック回路４に与えられる一方、ＲＯＭ３からはＲＯＭ２
の内容に対応するパリティビットがパリティデータ線７
を介して読み出されてチェック回路４に与えられるので
、チェック回路４ではＲＯＭ２から与えられる情報に対
応するパリティビットを作成し、これを線７を介して与
えられるパリティビットと比較することによシ、ＲＯＭ
２の内容をチェックすることができる。このため、メモ
リまたはバス等の不良等によってデータバス５上のデー
タにパリティ異常が発生すると、パリティチェック回路
４ではこれを検出し、パリティエラー情報線８にパリデ
ィエラー情報を出力する。かかる場合に、ＲｏＭ２，３
はメモリ内容等の変更を考慮して、通常は交換を容易に
するため、それぞれＲＯＭ用ソケットまたはコネクタを
介してプリント基板等に実装されるので、ソケットまた
はコネクタの使用個数が増えてメモリの信頼性が低下す
るとともに、その専有スペースが増大するという欠点が
ある。また、プログラムの内容、順序等を変更する必要
が生じると、ＲＯＭ２を変更すると同時にＲＯＭ３につ
いても変更しなければならないため、その変更、交換操
作が煩雑であるという欠点もある。
この発明はかかる欠点を除去すべくなされたもので、Ｒ
ＯＭに記憶されている情報の変更、交換操作を簡略化す
る七ともに、その信頼性を向上させることかできるデー
タ処理システムを提供することを目的とする。
ＯＭに記憶されている情報の変更、交換操作を簡略化す
る七ともに、その信頼性を向上させることかできるデー
タ処理システムを提供することを目的とする。
その要点は、ＲＯＭに格納されているプログラム等に対
応するパリティデータを作成するパリティデータ作成回
路と、このパリティデータを各プログラム命令語に対応
させて記憶するＲＡＭとを設け、このパリティデータ作
成回路において電源投入時に既にＲＯＭに格納されてい
るプログラム等を読み出してこれに対応するパリティデ
ータを作成し、これをＲＡＭに記憶させるようにして、
パリティデータ用ＲＯＭｔ−不要とした点にある。
応するパリティデータを作成するパリティデータ作成回
路と、このパリティデータを各プログラム命令語に対応
させて記憶するＲＡＭとを設け、このパリティデータ作
成回路において電源投入時に既にＲＯＭに格納されてい
るプログラム等を読み出してこれに対応するパリティデ
ータを作成し、これをＲＡＭに記憶させるようにして、
パリティデータ用ＲＯＭｔ−不要とした点にある。
以下、この発明の実施例を図面を参照して説明する。
第２図はこの発明の実施例を示すブロック図である。同
図において、９はパリティビットを記憶するＲＡＭ、１
０はパリティピッ）ｆ作成するパリティビット作成回路
、１１はパリティエラー線、 ′１２はアドレス
デコーダ、１３はパリティ有効・無効指定回路、１４は
デコーダ信号線で、その他は第１図と同様である。すな
わち、ＣＰＵＩからアドレスバス６に出力されるアドレ
ス情報は、ＲＯＭ２およびパリティビット用ＲＡＭ９の
アドレス端子にそれぞれ与えられるとともに、アドレス
デコーダ１２に与えられるので、デコーダ１２では上記
アドレス情報にもとづき、デコーダ信号線１４を介して
パリティ有効・無効指定回路１３を選択する。このパリ
ティ有効・無効指定回路１３は、パリティエラー線１１
を介して与えられるパリティエラー情報を有効にするか
、または無効にするかを決めるもので、例えば、ＲＡＭ
９にパリティビットが記憶される電源投入時には、無効
に指定される。また、データバス５は、ＲＯＭ２のデー
タ端子と、パリティビット作成回路１０およびパリティ
チェック回路４のそれぞれの入力端子に接続されておシ
、パリティビット作成回路１０にて作成されたパリティ
ビットは、パリティデータａ７を介してＲＡＭ９に与え
られるとともに、このＲＡＭ９からチェック回路４にも
与えられる如く構成されている。
図において、９はパリティビットを記憶するＲＡＭ、１
０はパリティピッ）ｆ作成するパリティビット作成回路
、１１はパリティエラー線、 ′１２はアドレス
デコーダ、１３はパリティ有効・無効指定回路、１４は
デコーダ信号線で、その他は第１図と同様である。すな
わち、ＣＰＵＩからアドレスバス６に出力されるアドレ
ス情報は、ＲＯＭ２およびパリティビット用ＲＡＭ９の
アドレス端子にそれぞれ与えられるとともに、アドレス
デコーダ１２に与えられるので、デコーダ１２では上記
アドレス情報にもとづき、デコーダ信号線１４を介して
パリティ有効・無効指定回路１３を選択する。このパリ
ティ有効・無効指定回路１３は、パリティエラー線１１
を介して与えられるパリティエラー情報を有効にするか
、または無効にするかを決めるもので、例えば、ＲＡＭ
９にパリティビットが記憶される電源投入時には、無効
に指定される。また、データバス５は、ＲＯＭ２のデー
タ端子と、パリティビット作成回路１０およびパリティ
チェック回路４のそれぞれの入力端子に接続されておシ
、パリティビット作成回路１０にて作成されたパリティ
ビットは、パリティデータａ７を介してＲＡＭ９に与え
られるとともに、このＲＡＭ９からチェック回路４にも
与えられる如く構成されている。
この発明は、以上のような構成において、電投入時にプ
ログラム・データ用ＲＯＭ２の記憶内容に対応するパリ
ティデータを作成し、パリティビット用ＲＡＭ９に格納
する処理を自動的に行なわせることにより、第１図の如
きパリティビット用ＲＯＭの作成を不要とするものであ
υ、その処理の詳細手順は、下記の通りである。
ログラム・データ用ＲＯＭ２の記憶内容に対応するパリ
ティデータを作成し、パリティビット用ＲＡＭ９に格納
する処理を自動的に行なわせることにより、第１図の如
きパリティビット用ＲＯＭの作成を不要とするものであ
υ、その処理の詳細手順は、下記の通りである。
１）電源投入直後のイニシャル状態においては、パリテ
ィビット用ＲＡＭ９には、パリティデータがまだ格納さ
れていない。そのため、ｃＰＵｌがプログラム・データ
用ＲＯＭ２の記憶内容を読み取ってもパリティエラー処
理を行えないように、パリティ有効・無効指定回路１３
を無効にする。
ィビット用ＲＡＭ９には、パリティデータがまだ格納さ
れていない。そのため、ｃＰＵｌがプログラム・データ
用ＲＯＭ２の記憶内容を読み取ってもパリティエラー処
理を行えないように、パリティ有効・無効指定回路１３
を無効にする。
２）ＣＰＵＩが一プログラム・データ用ＲＯＭ２に記憶
された最初の情報を読み込む。
された最初の情報を読み込む。
３）ＣＰＵＩはＲＯＭ２から読み取った情報をパリティ
ビット作成回路１０に送る。
ビット作成回路１０に送る。
４）パリティピット作成回路１０は、受は取った情報に
基づいてパリティビットデータを作成し、パリティビッ
ト用ＲＡＭ９の最初のアドレスに格納する。
基づいてパリティビットデータを作成し、パリティビッ
ト用ＲＡＭ９の最初のアドレスに格納する。
５）プログラム・データ用のＲＯＭ２、ノ（リテイビッ
ト用のＲＡＭ９のアドレスを順次歩進させながら、上記
０〜４）の処理を繰シ返すことによシ、プログラム・デ
ータ用ＲＯＭ２の全領域にわたってパリティビットを生
成し、ＲＡＭ９に記憶させる。
ト用のＲＡＭ９のアドレスを順次歩進させながら、上記
０〜４）の処理を繰シ返すことによシ、プログラム・デ
ータ用ＲＯＭ２の全領域にわたってパリティビットを生
成し、ＲＡＭ９に記憶させる。
６〕 上記１）〜５）の処理が終了すると、パリティ有
効・無効指定回路１３を有効に切替え、次からプログラ
ム会データ用ＲＯＭ２の出力データに対してパリティチ
ェック機能が有効となるようにする。
効・無効指定回路１３を有効に切替え、次からプログラ
ム会データ用ＲＯＭ２の出力データに対してパリティチ
ェック機能が有効となるようにする。
なお、記憶情報の劣化、素子あるｂはバスの不良等によ
り、前記データにおいてパリティエラーか生じた時は、
パリティ有効・無効指定回路１３が有効ならば、パリテ
ィエラー情報線８を通して、パリティエラー情報を出力
するが、無効の時は、パリティエラー情報は出力されな
い。
り、前記データにおいてパリティエラーか生じた時は、
パリティ有効・無効指定回路１３が有効ならば、パリテ
ィエラー情報線８を通して、パリティエラー情報を出力
するが、無効の時は、パリティエラー情報は出力されな
い。
以上のように、パリティビットの自動生成機能をもつメ
モリ周辺回路を付加することによシ、従来はＲＯＭで形
成していたパリティビットデータ用のメモリチップをＲ
ＡＭ化することが可能になるとともに、次の如き効果が
期待される。
モリ周辺回路を付加することによシ、従来はＲＯＭで形
成していたパリティビットデータ用のメモリチップをＲ
ＡＭ化することが可能になるとともに、次の如き効果が
期待される。
イ）パリティビット格納用ＲＯＭのＩＣソケットまたは
コネクタガ不要となる、つまり、パリティビット用ＲＡ
Ｍは交換が不要であるため、基板上に直接実装（直付）
できるようになシ、したがってその信頼性が向上するば
かシでなく、占有スペースも減少する。
コネクタガ不要となる、つまり、パリティビット用ＲＡ
Ｍは交換が不要であるため、基板上に直接実装（直付）
できるようになシ、したがってその信頼性が向上するば
かシでなく、占有スペースも減少する。
口）ハリティビット格納用ＲＯＭの作成が不要であ、！
ｌ）、ＲＡＭはＲＯＭに比べて一般的に安価であること
から、コストダウンを図ることができる。
ｌ）、ＲＡＭはＲＯＭに比べて一般的に安価であること
から、コストダウンを図ることができる。
なお、この発明は、ＲＯＭに記憶された情報のパリティ
ビットまたはデータが必要なシステム、またはかかるデ
ータを格納するメモリが必要なシステム一般に対して広
く適用することが可能である。
ビットまたはデータが必要なシステム、またはかかるデ
ータを格納するメモリが必要なシステム一般に対して広
く適用することが可能である。
第１歯はパリティデータ記憶システムの従来例を示すブ
ロック図、第２図はこの発明の実施例を示すブロック図
である。 符号説明 １・・・中央処理装置（ＣＰＵ）、２・・・プログラム
格納用ＲＯＭ、３・・・パリティデータ格納用ＲＯＭ、
４・・・パリティチェック回路、５・・・データバス、
６・・・アドレスバス、７・・・パリティデータ線、８
・・・パリティエラー情報線、９・・・パリティデータ
用ＲＡ’Ｍ。 １０・・・パリティデータ作成回路、１１・・・パリテ
ィデータ線、１２・・・アドレスレコーダ、１３・・・
パリティ有効・無効指定回路、１４・・・デコーダ信号
線。 代理人弁理士 並 木 昭 夫 代理人弁理士 松 崎 清
ロック図、第２図はこの発明の実施例を示すブロック図
である。 符号説明 １・・・中央処理装置（ＣＰＵ）、２・・・プログラム
格納用ＲＯＭ、３・・・パリティデータ格納用ＲＯＭ、
４・・・パリティチェック回路、５・・・データバス、
６・・・アドレスバス、７・・・パリティデータ線、８
・・・パリティエラー情報線、９・・・パリティデータ
用ＲＡ’Ｍ。 １０・・・パリティデータ作成回路、１１・・・パリテ
ィデータ線、１２・・・アドレスレコーダ、１３・・・
パリティ有効・無効指定回路、１４・・・デコーダ信号
線。 代理人弁理士 並 木 昭 夫 代理人弁理士 松 崎 清
Claims (1)
- 【特許請求の範囲】 １）−所定の処理を実行する中央処理装置と、所定の情
報を記憶するリードオンリメモリ（ＲＯＭ）と、該ＲＯ
Ｍに記憶されたそれぞれの情報に対応するパリティデー
タを作成するパリティデータ作成回路と、該パリティデ
ータを記憶するランダムアクセスメモＩＪ （ＲＡＭ）
とを備え、前記中央処理装置は、電源投入時には前記Ｒ
ＯＭに記憶された各情報を順次読み出して前記パリティ
データ作成回路に与えることによシ、該作成回路を介し
て得られるパリティデータを前記ＲＡＭに順次記憶させ
ることを特徴とするデータ処理システム。 ２）所定の処理を実行する中央処理装置と、所定の情報
を記憶するリードオンリメモリ（ＲＯＭ）と、該ＲＯＭ
に記憶されたそれぞれの情報に対応するパリティデータ
を作成するパリティデータ作成回路と、該パリティデー
タを記憶するランダムアクセスメモＩＪ （ＲＡＭ）と
、前記ＲＯＭの各記憶情報を該ＲＡＭからのパリティデ
ータにもとづいてチェックするパリティチェック回路と
、該パリティチェック回路出力の有効、無効を指定する
有効・無効指定回路とを備え、前記中央処理ｉ置は、電
源投入時には前記ＲＯＭに記憶された各情報を順次読み
出して前記パリティデータ作成回路に与えることによシ
、該作成回路を介して得られるパリティデータを前記Ｒ
ＡＭの所定位置に順次記憶させるとともに、少なくとも
かかる操作を実行しているときは前記有効・無効指定回
路を介してパリティチェック回路からの出力を無効とす
ることを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072919A JPS59198600A (ja) | 1983-04-27 | 1983-04-27 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072919A JPS59198600A (ja) | 1983-04-27 | 1983-04-27 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59198600A true JPS59198600A (ja) | 1984-11-10 |
Family
ID=13503238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072919A Pending JPS59198600A (ja) | 1983-04-27 | 1983-04-27 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198600A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57212695A (en) * | 1981-06-23 | 1982-12-27 | Kokusai Electric Co Ltd | Redundant code adding circuit system of electronic computer |
-
1983
- 1983-04-27 JP JP58072919A patent/JPS59198600A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57212695A (en) * | 1981-06-23 | 1982-12-27 | Kokusai Electric Co Ltd | Redundant code adding circuit system of electronic computer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5966727A (en) | Combination flash memory and dram memory board interleave-bypass memory access method, and memory access device incorporating both the same | |
| US4319343A (en) | Programmable digital memory circuit | |
| JPH07113907B2 (ja) | カード | |
| JP3519954B2 (ja) | チップイネーブル信号生成回路及びメモリ装置 | |
| US5450366A (en) | IC memory card | |
| JP3673015B2 (ja) | 半導体装置における周辺デバイス識別方法 | |
| JPH1117098A (ja) | メモリモジュール | |
| JPS59198600A (ja) | デ−タ処理システム | |
| US5446873A (en) | Memory checker | |
| TW405092B (en) | Automatic switching control device for DRAM | |
| KR100388961B1 (ko) | 정보처리시스템의 플래쉬 롬의 데이터 복구 제어장치 | |
| JPH10111839A (ja) | 記憶回路モジュール | |
| JPS623520B2 (ja) | ||
| JPS5945694A (ja) | Ｒｏｍ読出し情報変更方式 | |
| JP2858816B2 (ja) | Ｅｅｐｒｏｍの初期設定方式 | |
| JPS5842545B2 (ja) | メモリ−カ−ドのブロック選択方式 | |
| JPH0765586A (ja) | Ｅｅｐｒｏｍアクセス方式 | |
| JPH0457287A (ja) | マルチポートメモリ | |
| JPH04257030A (ja) | 読み出し専用メモリパッチ方式 | |
| JPH05233470A (ja) | アドレス変換装置 | |
| KR950014257B1 (ko) | 확장 모듈에 내장된 메모리 데이터의 고속 억세스 장치 | |
| JP4438740B2 (ja) | 画像形成装置 | |
| JPH04268659A (ja) | オプションボードｉ／ｏアドレス設定方式 | |
| JPH1011357A (ja) | データ書き込み装置 | |
| JPS60196865A (ja) | バツクアツプメモリ回路 |