JPH04268659A - オプションボードｉ／ｏアドレス設定方式 - Google Patents
オプションボードｉ／ｏアドレス設定方式Info
- Publication number
- JPH04268659A JPH04268659A JP4871191A JP4871191A JPH04268659A JP H04268659 A JPH04268659 A JP H04268659A JP 4871191 A JP4871191 A JP 4871191A JP 4871191 A JP4871191 A JP 4871191A JP H04268659 A JPH04268659 A JP H04268659A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- option board
- signal
- option
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1113—Address setting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータに複数のオ
プションボードを接続できるコンピュータシステムに関
し、特に、オプションボードのＩ／Ｏアドレスの設定を
本体側からできるＩ／Ｏアドレス設定方式に関する。
プションボードを接続できるコンピュータシステムに関
し、特に、オプションボードのＩ／Ｏアドレスの設定を
本体側からできるＩ／Ｏアドレス設定方式に関する。
【０００２】
【従来の技術】この種のオプションボードのＩ／Ｏアド
レスの設定方式について、図２を参照して説明する。図
２において、Ｉ／Ｏアドレスを設定するためのディップ
スイッチ１６と、コンピタュータ本体から供給されるＩ
／Ｏアドレス５ｅとディップスイッチ１６による設定Ｉ
／Ｏアドレスとの比較を取るコンペア回路１７と、Ｉ／
Ｏアドレス５ｅとディップスイッチ１６による設定Ｉ／
Ｏアドレスとが等しい時に出力されるコンペアアドレス
信号１７ａをデコードするアドレスデコード回路１８と
を備え、アドレスデコード回路１８からはデコード結果
のチップセレクト信号１８ａがＩ／Ｏコントローラ１９
に出力される。
レスの設定方式について、図２を参照して説明する。図
２において、Ｉ／Ｏアドレスを設定するためのディップ
スイッチ１６と、コンピタュータ本体から供給されるＩ
／Ｏアドレス５ｅとディップスイッチ１６による設定Ｉ
／Ｏアドレスとの比較を取るコンペア回路１７と、Ｉ／
Ｏアドレス５ｅとディップスイッチ１６による設定Ｉ／
Ｏアドレスとが等しい時に出力されるコンペアアドレス
信号１７ａをデコードするアドレスデコード回路１８と
を備え、アドレスデコード回路１８からはデコード結果
のチップセレクト信号１８ａがＩ／Ｏコントローラ１９
に出力される。
【０００３】次に、動作について説明する。オプション
ボードＢ３のディップスイッチ１６を、コンピュータ本
体がアクセスする時に使用するＩ／Ｏアドレスに設定し
た後拡張スロットＥＳ３に挿入する。コンピュータ本体
がオプションボードＢ３上のＩ／Ｏコントローラ１９を
アクセスしに行く場合は、Ｉ／Ｏアドレス５ｅをオプシ
ョンボードＢ３に出力する。このＩ／Ｏアドレス５ｅは
コンペア回路１７に入り、ディップスイッチ１６にて設
定されている設定Ｉ／Ｏアドレスと比較が取られる。比
較が一致するとオプションボードＢ３がアクセスされた
と判断し、コンペア回路１７はコンペアアドレス信号１
７ａを出力する。アドレスデコード回路１８はコンペア
アドレス信号１７ａをデコードしてチップセレクト信号
１８ａをＩ／Ｏコントローラ１９に出力する。これによ
り、オプションボードはコンピュータ本体からアクセス
される。尚、ディップスイッチ１６はストラップスイッ
チの場合もある。
ボードＢ３のディップスイッチ１６を、コンピュータ本
体がアクセスする時に使用するＩ／Ｏアドレスに設定し
た後拡張スロットＥＳ３に挿入する。コンピュータ本体
がオプションボードＢ３上のＩ／Ｏコントローラ１９を
アクセスしに行く場合は、Ｉ／Ｏアドレス５ｅをオプシ
ョンボードＢ３に出力する。このＩ／Ｏアドレス５ｅは
コンペア回路１７に入り、ディップスイッチ１６にて設
定されている設定Ｉ／Ｏアドレスと比較が取られる。比
較が一致するとオプションボードＢ３がアクセスされた
と判断し、コンペア回路１７はコンペアアドレス信号１
７ａを出力する。アドレスデコード回路１８はコンペア
アドレス信号１７ａをデコードしてチップセレクト信号
１８ａをＩ／Ｏコントローラ１９に出力する。これによ
り、オプションボードはコンピュータ本体からアクセス
される。尚、ディップスイッチ１６はストラップスイッ
チの場合もある。
【０００４】
【発明が解決しようとする課題】上述した従来のＩ／Ｏ
アドレス設定方式は、複数のオプションボードを実装す
る場合、各オプションボードのＩ／Ｏアドレスを確認し
てＩ／Ｏアドレス空間がぶっからないように、ディップ
スイッチを設定する必要がある。しかしながら、オプシ
ョンボードの数が増えるにつれて設定を間違える可能性
が高い。そして実際に設定を間違えてシステムを立ち上
げてしまった場合、一旦システムをパワーＯＦＦして拡
張スロットより、オプションボードを外し、ディップス
イッチの修正をしなければならず時間がかかるという欠
点がある。以上のような問題点に鑑み、本発明の課題は
オプションボードのＩ／Ｏアドレスをソフトウェアにて
設定できるようなＩ／Ｏアドレス設定方式を提供するこ
とにある。
アドレス設定方式は、複数のオプションボードを実装す
る場合、各オプションボードのＩ／Ｏアドレスを確認し
てＩ／Ｏアドレス空間がぶっからないように、ディップ
スイッチを設定する必要がある。しかしながら、オプシ
ョンボードの数が増えるにつれて設定を間違える可能性
が高い。そして実際に設定を間違えてシステムを立ち上
げてしまった場合、一旦システムをパワーＯＦＦして拡
張スロットより、オプションボードを外し、ディップス
イッチの修正をしなければならず時間がかかるという欠
点がある。以上のような問題点に鑑み、本発明の課題は
オプションボードのＩ／Ｏアドレスをソフトウェアにて
設定できるようなＩ／Ｏアドレス設定方式を提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明によるＩ／Ｏアド
レス設定方式は、Ｉ／Ｏライトコマンドと複数の拡張ス
ロットにあらかじめ割り付けられたＩ／Ｏアドレスとを
デコードしてデコード信号を作成するデコード部と、前
記複数の拡張スロットに接続される複数のオプションボ
ード上に前記デコード上に前記デコード信号によりデー
タをラッチするラッチ回路と、該ラッチ回路からのラッ
チ信号と前記コンピュータからのＩ／Ｏアドレスを比較
してその結果をＩ／Ｏアドレスデコード回路に出力する
コンペア回路を有する。
レス設定方式は、Ｉ／Ｏライトコマンドと複数の拡張ス
ロットにあらかじめ割り付けられたＩ／Ｏアドレスとを
デコードしてデコード信号を作成するデコード部と、前
記複数の拡張スロットに接続される複数のオプションボ
ード上に前記デコード上に前記デコード信号によりデー
タをラッチするラッチ回路と、該ラッチ回路からのラッ
チ信号と前記コンピュータからのＩ／Ｏアドレスを比較
してその結果をＩ／Ｏアドレスデコード回路に出力する
コンペア回路を有する。
【０００６】
【作用】本発明によるＩ／Ｏアドレス設定方式は、拡張
スロット毎に与えられるＩ／Ｏライトコマンドと、各拡
張スロットにあらかじめ割り付けられたＩ／Ｏアドレス
とにより作成されるデコード信号により各オプションボ
ード上のラッチ回路にデータを書き込む事によりＩ／Ｏ
アドレスの設定を行ない、コンペア回路は、コンピュー
タシステムがオプションボードをアクセスする時のアド
レスとラッチ回路に書き込まれたデータとを比較する。
スロット毎に与えられるＩ／Ｏライトコマンドと、各拡
張スロットにあらかじめ割り付けられたＩ／Ｏアドレス
とにより作成されるデコード信号により各オプションボ
ード上のラッチ回路にデータを書き込む事によりＩ／Ｏ
アドレスの設定を行ない、コンペア回路は、コンピュー
タシステムがオプションボードをアクセスする時のアド
レスとラッチ回路に書き込まれたデータとを比較する。
【０００７】
【実施例】次に、本発明について図１を参照して説明す
る。図１おいて、Ｉ／Ｏデコード部Ｄ１はＩ／Ｏデコー
ド回路１と拡張スロットナンバー登録部１４とから成る
。Ｉ／Ｏデコード回路１は、拡張スロットナンバー登録
部１４からの拡張スロットナンバーを受けて、拡張スロ
ットＥＳ１に対してコンピュータ本体から与えられるＩ
／Ｏライトコマンド３ａと拡張スロットＥＳ１に割り付
けられたＩ／Ｏアドレス５ｂとをデコードしてデコード
信号１ａを出力する。デコード信号１ａが出力された時
、データバス４ａにはオプションボードＢ１のＩ／Ｏア
ドレスを設定するデータがあり、このデータはデコード
信号１ａによりデータラッチ回路６にラッチされてラッ
チデータ６ａになり、オプションボードＢ１のＩ／Ｏア
ドレスが設定される。同様に、拡張スロットＥＳ２のオ
プションボードＢ２に対しても上述の動作が行なわれる
。この時設定されるデータは、オプションボードＢ１の
データと違う値であり、Ｉ／Ｏアドレスがぶつからない
ようにされる。
る。図１おいて、Ｉ／Ｏデコード部Ｄ１はＩ／Ｏデコー
ド回路１と拡張スロットナンバー登録部１４とから成る
。Ｉ／Ｏデコード回路１は、拡張スロットナンバー登録
部１４からの拡張スロットナンバーを受けて、拡張スロ
ットＥＳ１に対してコンピュータ本体から与えられるＩ
／Ｏライトコマンド３ａと拡張スロットＥＳ１に割り付
けられたＩ／Ｏアドレス５ｂとをデコードしてデコード
信号１ａを出力する。デコード信号１ａが出力された時
、データバス４ａにはオプションボードＢ１のＩ／Ｏア
ドレスを設定するデータがあり、このデータはデコード
信号１ａによりデータラッチ回路６にラッチされてラッ
チデータ６ａになり、オプションボードＢ１のＩ／Ｏア
ドレスが設定される。同様に、拡張スロットＥＳ２のオ
プションボードＢ２に対しても上述の動作が行なわれる
。この時設定されるデータは、オプションボードＢ１の
データと違う値であり、Ｉ／Ｏアドレスがぶつからない
ようにされる。
【０００８】次に、コンピュータ本体がオプションボー
ドＢ１上のＩ／Ｏコントローラ１２をアクセスしに行く
場合は、Ｉ／Ｏアドレス５ａがコンピュータ本体よりオ
プションボードＢ１に出力される。このＩ／Ｏアドレス
５ａはコンペア回路８に入り、上述した動作により設定
したラッチデータ６ａとの比較が取られる。コンペア回
路８は比較が一致すればオプションボードＢ１がアクセ
スされたと判断し、コンベアアドレス信号８ａを出力す
る。アドレスデコード回路１０はコンペアアドレス信号
８ａをデコードしてチップセレクト信号１０ａをＩ／Ｏ
コントローラ１２に出力する。これにより、オプション
ボードＢ１はコンピュータ本体からアクセスされる。オ
プションボードＢ２のＩ／Ｏコントローラ１３も上述し
た動作と同様でコンピュータ本体からのアクセスが行な
われる。上記実施例は、拡張スロットが２スロットで、
オプションボードが２枚の場合であるが、拡張スロット
ｍ個、オプションボードｎ個（但し、ｍはｎ以上の整数
）の場合でも上述した場合と同じである。
ドＢ１上のＩ／Ｏコントローラ１２をアクセスしに行く
場合は、Ｉ／Ｏアドレス５ａがコンピュータ本体よりオ
プションボードＢ１に出力される。このＩ／Ｏアドレス
５ａはコンペア回路８に入り、上述した動作により設定
したラッチデータ６ａとの比較が取られる。コンペア回
路８は比較が一致すればオプションボードＢ１がアクセ
スされたと判断し、コンベアアドレス信号８ａを出力す
る。アドレスデコード回路１０はコンペアアドレス信号
８ａをデコードしてチップセレクト信号１０ａをＩ／Ｏ
コントローラ１２に出力する。これにより、オプション
ボードＢ１はコンピュータ本体からアクセスされる。オ
プションボードＢ２のＩ／Ｏコントローラ１３も上述し
た動作と同様でコンピュータ本体からのアクセスが行な
われる。上記実施例は、拡張スロットが２スロットで、
オプションボードが２枚の場合であるが、拡張スロット
ｍ個、オプションボードｎ個（但し、ｍはｎ以上の整数
）の場合でも上述した場合と同じである。
【０００９】
【発明の効果】以上説明したように本発明は、Ｉ／Ｏラ
イトコマンドと各拡張スロットにあらかじめ割り付けら
れたＩ／Ｏアドレスより作成されるデコード信号により
、オプションボード上のラッチ回路にラッチされるデー
タをＩ／Ｏアドレスとして設定し、コンピュータ本体か
らのＩ／Ｏアドレスとの比較を取る事により、オプショ
ンボードのＩ／Ｏアドレスをソフトウェアにて設定でき
るようになる。その結果、従来のようにディップスイッ
チ（ストラップスイッチ）でＩ／Ｏアドレスを設定する
時の確認作業と、間違えて設定した時にパワーＯＦＦし
て、オプションボードを抜いて、修正するというような
タイムロスを削除できる効果がある。
イトコマンドと各拡張スロットにあらかじめ割り付けら
れたＩ／Ｏアドレスより作成されるデコード信号により
、オプションボード上のラッチ回路にラッチされるデー
タをＩ／Ｏアドレスとして設定し、コンピュータ本体か
らのＩ／Ｏアドレスとの比較を取る事により、オプショ
ンボードのＩ／Ｏアドレスをソフトウェアにて設定でき
るようになる。その結果、従来のようにディップスイッ
チ（ストラップスイッチ）でＩ／Ｏアドレスを設定する
時の確認作業と、間違えて設定した時にパワーＯＦＦし
て、オプションボードを抜いて、修正するというような
タイムロスを削除できる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来例のブロック図である。
１ａ，２ａ デコード信号
３ コマンド信号３ａ，３ｂ
Ｉ／Ｏライトコマンド４
データ ４ａ，４ｂ データバス ５ アドレス ５ａ〜５ｅ Ｉ／Ｏアドレス ６ａ，７ａ ラッチデータ
Ｉ／Ｏライトコマンド４
データ ４ａ，４ｂ データバス ５ アドレス ５ａ〜５ｅ Ｉ／Ｏアドレス ６ａ，７ａ ラッチデータ
Claims (2)
- 【請求項１】 コンピュータとこのコンピュータに接
続される複数の機能拡張用のオプションボードで構成さ
れるコンピュータシステムに於て、Ｉ／Ｏライトコマン
ドと複数の拡張スロットにあらかじめ割り付けられたＩ
／Ｏアドレスとをデコードしてデコード信号を作成する
デコード部と、前記複数の拡張スロットに接続される複
数のオプションボード上に前記デコード信号によりデー
タをラッチするラッチ回路と、該ラッチ回路からのラッ
チ信号と前記コンピュータからのＩ／Ｏアドレスを比較
してその結果をＩ／Ｏアドレスデコード回路に出力する
コンペア回路とを有するオプションボードＩ／Ｏアドレ
ス設定方式。 - 【請求項２】 請求項１記載のオプションボードＩ／
Ｏアドレス設定方式において、前記デコード部は、拡張
スロットナンバー登録部を含むことを特徴とするオプシ
ョンボードＩ／Ｏアドレス設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4871191A JPH04268659A (ja) | 1991-02-22 | 1991-02-22 | オプションボードｉ／ｏアドレス設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4871191A JPH04268659A (ja) | 1991-02-22 | 1991-02-22 | オプションボードｉ／ｏアドレス設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04268659A true JPH04268659A (ja) | 1992-09-24 |
Family
ID=12810896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4871191A Withdrawn JPH04268659A (ja) | 1991-02-22 | 1991-02-22 | オプションボードｉ／ｏアドレス設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04268659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175962A (ja) * | 1992-12-07 | 1994-06-24 | Yokogawa Electric Corp | ビルディングブロック形電子機器 |
-
1991
- 1991-02-22 JP JP4871191A patent/JPH04268659A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175962A (ja) * | 1992-12-07 | 1994-06-24 | Yokogawa Electric Corp | ビルディングブロック形電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |