JPS59200366A - ロツク制御方式 - Google Patents
ロツク制御方式Info
- Publication number
- JPS59200366A JPS59200366A JP7330083A JP7330083A JPS59200366A JP S59200366 A JPS59200366 A JP S59200366A JP 7330083 A JP7330083 A JP 7330083A JP 7330083 A JP7330083 A JP 7330083A JP S59200366 A JPS59200366 A JP S59200366A
- Authority
- JP
- Japan
- Prior art keywords
- lock
- signal line
- register
- entry
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 11
- 230000010365 information processing Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、情報処理装置における主記憶の共有資源に対
するロック制御に関する。
するロック制御に関する。
従来技術
情報処理装置において複数のプロセスまたは複数のプロ
セッサにより非同期に同一の共有資源をアクセスする場
合には、アクセスの競合による矛盾が生じないようなロ
ック制御が必要となる。
セッサにより非同期に同一の共有資源をアクセスする場
合には、アクセスの競合による矛盾が生じないようなロ
ック制御が必要となる。
従来のロック制御は、複数の共有資源のそれぞれにロッ
ク制御のための制御情報を有し、これに対して、 ［テ
ストアンドセット命令ｊ等でロック要求を行ない共有資
源への参照または更新はロックが成功した時のみ有効と
なる方式である。この方式では、個々の共有資源毎にロ
ック制御を行なうために、競合の可能性が極めて低くな
る。しかし、同一種類であっても個々の共有資源毎にロ
ックが必要なため制御が複雑となる。しかも、障害とな
ったロック取得中のプロセッサをシステムから取除く際
、該プロセッサが取得しているロックはアンロックしな
くてはいけないので、障害に備えてロック成功時には、
ロックに関する情報を主記憶等に格納する手続きが必要
とな９オーバヘツドが増大する。ざらに、ａツク動作と
ロックに関する情報を格納する動作の間で発生した障害
に対しては、無力であるという欠点がある。
ク制御のための制御情報を有し、これに対して、 ［テ
ストアンドセット命令ｊ等でロック要求を行ない共有資
源への参照または更新はロックが成功した時のみ有効と
なる方式である。この方式では、個々の共有資源毎にロ
ック制御を行なうために、競合の可能性が極めて低くな
る。しかし、同一種類であっても個々の共有資源毎にロ
ックが必要なため制御が複雑となる。しかも、障害とな
ったロック取得中のプロセッサをシステムから取除く際
、該プロセッサが取得しているロックはアンロックしな
くてはいけないので、障害に備えてロック成功時には、
ロックに関する情報を主記憶等に格納する手続きが必要
とな９オーバヘツドが増大する。ざらに、ａツク動作と
ロックに関する情報を格納する動作の間で発生した障害
に対しては、無力であるという欠点がある。
発明の目的
本発明の目的は、上述の欠点を除去し、競合可能性が低
く、かつ障害に備える手続きのオーバヘッドを除去する
ようにしたロック制御方式を提供することにある。
く、かつ障害に備える手続きのオーバヘッドを除去する
ようにしたロック制御方式を提供することにある。
発明の構成
本発明の方式は、
主記憶上の共有資源の排他制御を行なう情報処理装置の
ロック制御方式において、 ロック管理情報を保持するエン）ＩＪを複数有する記憶
手段と、 主記憶へのロック要求を検出する検出手段と、主記憶の
アドレスに対して一義的に前記記憶手段のエントリを指
定するエントリ指定手段と、前記検出手段の検出に６答
し前記エントリ指定手段で指定された前記記憶手段のエ
ントリに保持されているロック管理情報を読み出す読出
し手段とを含む。
ロック制御方式において、 ロック管理情報を保持するエン）ＩＪを複数有する記憶
手段と、 主記憶へのロック要求を検出する検出手段と、主記憶の
アドレスに対して一義的に前記記憶手段のエントリを指
定するエントリ指定手段と、前記検出手段の検出に６答
し前記エントリ指定手段で指定された前記記憶手段のエ
ントリに保持されているロック管理情報を読み出す読出
し手段とを含む。
発明の実施例
次に本発明の一実施例について図面を参照して詳細に説
明する。第１図を参照すると、本発明の一実施例は、中
央処理装置１と、ロック管理装置２と、主記憶装置３と
から構成されている。前記ロック管理装置２は、リクエ
ストコードレジスタ２１ 、！＝ ＩＪクエストアドレ
スレジスタ２２と、ロック管理記憶書込みレジスタ２３
（以後書き込みレジスタ）と、デコーダ２４と、ロック
管理記憶エントリアトレジスタ２５（エントリアドレス
レジスタノと、ロック管理記憶２６と、ロック管理記憶
読出しレジスタ２７（読み出しレジスタ〕と。
明する。第１図を参照すると、本発明の一実施例は、中
央処理装置１と、ロック管理装置２と、主記憶装置３と
から構成されている。前記ロック管理装置２は、リクエ
ストコードレジスタ２１ 、！＝ ＩＪクエストアドレ
スレジスタ２２と、ロック管理記憶書込みレジスタ２３
（以後書き込みレジスタ）と、デコーダ２４と、ロック
管理記憶エントリアトレジスタ２５（エントリアドレス
レジスタノと、ロック管理記憶２６と、ロック管理記憶
読出しレジスタ２７（読み出しレジスタ〕と。
ロック状態通知回路２８とから構成されている。
次に本実施例における動作を詳細に説明する。
中央処理装置ｌが、主記憶装置３をアクセスする場合に
は、リクエストコードは信号線１０１を介してリクエス
トコードレジスタ２１に格納され。
は、リクエストコードは信号線１０１を介してリクエス
トコードレジスタ２１に格納され。
信号線２１１を介して主記憶装置３に送出される。
リクエストアドレスは、信号線１０２を介してリクエス
トアドレスレジスタ２２に格納され、信号線２１２を介
して主記憶装置３に送出される。
トアドレスレジスタ２２に格納され、信号線２１２を介
して主記憶装置３に送出される。
リクエストコードがロックによる排他制御を必要とする
場合、すなわち、例えば、セマフォに対するＰ動作やＶ
動作の場合には、デコーダ２４はこれを検出し信号線２
４１を介し、読み出しレジスタ２７にセットを指示する
。この時リクエストアドレスレジスタ２２の下位ｆ３
ｂｉｔ ｉｉ信号線２２２ヲ介シてエンドリアドレスレ
ジスタ２５に格納され、２５６エントリからなるロック
管理記憶２６のエントリの１つが指定され、信号線２６
１を介して読み出しレジスタ２７に送出される。以上の
動作により特定のリクエストの場合にはロヴク管理記＠
２６の複数のエントリのうちリクエストアドレスにより
一義的に指定されたエントリの内容力ｆｉみ出しレジス
タ２７に格納される。
場合、すなわち、例えば、セマフォに対するＰ動作やＶ
動作の場合には、デコーダ２４はこれを検出し信号線２
４１を介し、読み出しレジスタ２７にセットを指示する
。この時リクエストアドレスレジスタ２２の下位ｆ３
ｂｉｔ ｉｉ信号線２２２ヲ介シてエンドリアドレスレ
ジスタ２５に格納され、２５６エントリからなるロック
管理記憶２６のエントリの１つが指定され、信号線２６
１を介して読み出しレジスタ２７に送出される。以上の
動作により特定のリクエストの場合にはロヴク管理記＠
２６の複数のエントリのうちリクエストアドレスにより
一義的に指定されたエントリの内容力ｆｉみ出しレジス
タ２７に格納される。
読み出しレジスタ２７に格納された情報の最上位の１ビ
ツトは信号線２７１を介し、ロック状態通知回路２８に
送出される。
ツトは信号線２７１を介し、ロック状態通知回路２８に
送出される。
ロック状態通知回路２８は、信号線２７１が論理“０°
の時は、信号線２８１を介し、中央処理装置ｌおよび主
記憶装置３にロック成功を示す論理“１″が送出される
とともに、信号線２８２を介し、ロック管理記憶２６に
書き込みが指示される。この時ロック管理記憶に書き込
まれるデータは、中央処理装置ｌから信号線１０３を介
し、書き込みレジスタ２３に格納されているロックを要
求した中央処理装置１の識別番号と、ロック状態を示す
論理“１″の１ビツトである。
の時は、信号線２８１を介し、中央処理装置ｌおよび主
記憶装置３にロック成功を示す論理“１″が送出される
とともに、信号線２８２を介し、ロック管理記憶２６に
書き込みが指示される。この時ロック管理記憶に書き込
まれるデータは、中央処理装置ｌから信号線１０３を介
し、書き込みレジスタ２３に格納されているロックを要
求した中央処理装置１の識別番号と、ロック状態を示す
論理“１″の１ビツトである。
ロック状態通知回路２８は、信号線２７１が論理“１″
の時は信号線２８１を介し、中央処理装置ｌと主記憶装
置３とにロック不成功を示す論理“０“を送出する。
の時は信号線２８１を介し、中央処理装置ｌと主記憶装
置３とにロック不成功を示す論理“０“を送出する。
以上のように動作することにより、中央処理装置１は、
ロックによる排他制御を必要とする主記憶装置３へのア
クセスの際には、ロックの成功。
ロックによる排他制御を必要とする主記憶装置３へのア
クセスの際には、ロックの成功。
不成功をロック管理装置２内のロック状態通知回路２８
から通知されることにより排他制御を実現できる。また
、ロックが成功した場合には、そのロックを要求した中
央処理装置ｌの識別番号を同時にロック管理記憶２６に
格納するため、中央処理装置ｌはロックの履歴情報を記
憶するための手続きを省くことが可能となり、オーバヘ
ッドが大幅に減少する上、ロック直後の障害に対する対
応が可能になる。
から通知されることにより排他制御を実現できる。また
、ロックが成功した場合には、そのロックを要求した中
央処理装置ｌの識別番号を同時にロック管理記憶２６に
格納するため、中央処理装置ｌはロックの履歴情報を記
憶するための手続きを省くことが可能となり、オーバヘ
ッドが大幅に減少する上、ロック直後の障害に対する対
応が可能になる。
さらに、全ロック数に対して、エントリアドレスレジス
タ２５０ビツト数を十分大きくとることにより、リクエ
ストアドレスの競合による性能低下も無視しうる程度に
押えることも容易である。
タ２５０ビツト数を十分大きくとることにより、リクエ
ストアドレスの競合による性能低下も無視しうる程度に
押えることも容易である。
発明の効果
本発明には、ロックをオペランドアドレスを用いて分散
化するように構成することにより、競合可能性が低く、
かつ障害に備える手続きのオーバヘッドを削減すること
ができるという効果がある。
化するように構成することにより、競合可能性が低く、
かつ障害に備える手続きのオーバヘッドを削減すること
ができるという効果がある。
図は本発明の一実施例を示す図である。
図において％ １・−・・・・中央処理装置、２・・・
・・・ロック管理装置、３・・・・・・主記憶装置、２
１・・・・・・リクエストコードレジスタ、２２・−・
・−・リクエストアドレスレジスタ、２３・・・・・・
書き込みデータレジ女夕、２４・−・・・・デコーダ、
２５・・・・・−エントリアドレスレジスタ、２６・・
・・・・ロック管理記憶、２７・・・・・・読み出シデ
ータレジスタ、２８・・・・・−ロック状態通知回路、
１０１，１０２，１０３，２１１，２２１゜２２２．２
３１，２４１，２５１，２６１，２６２゜２７１．２８
１，２８２・・・・・・信号線。
・・・ロック管理装置、３・・・・・・主記憶装置、２
１・・・・・・リクエストコードレジスタ、２２・−・
・−・リクエストアドレスレジスタ、２３・・・・・・
書き込みデータレジ女夕、２４・−・・・・デコーダ、
２５・・・・・−エントリアドレスレジスタ、２６・・
・・・・ロック管理記憶、２７・・・・・・読み出シデ
ータレジスタ、２８・・・・・−ロック状態通知回路、
１０１，１０２，１０３，２１１，２２１゜２２２．２
３１，２４１，２５１，２６１，２６２゜２７１．２８
１，２８２・・・・・・信号線。
Claims (1)
- 【特許請求の範囲】 主記憶上の共有資源のロック制御を行う情報処理装置の
ロック制御方式において、 ロック管理情報を保持するためのエントリを複数有する
記憶手段と、 主記憶へのロック要求を検出する検出手段と、主記憶の
アドレスに対して一義的に前記記憶手段のエントリを指
定するエントリ指定手段と、前記検出手段の検出に応答
して前記エントリ指定手段で指定された前記記憶手段の
エントリに保持されているロック管理情報を読出す読出
し手段と。 を含むことを特徴とするロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330083A JPS59200366A (ja) | 1983-04-26 | 1983-04-26 | ロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330083A JPS59200366A (ja) | 1983-04-26 | 1983-04-26 | ロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200366A true JPS59200366A (ja) | 1984-11-13 |
Family
ID=13514170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7330083A Pending JPS59200366A (ja) | 1983-04-26 | 1983-04-26 | ロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200366A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51116631A (en) * | 1975-04-07 | 1976-10-14 | Hitachi Ltd | Multiple application control system for memory device |
| JPS5733471A (en) * | 1980-07-31 | 1982-02-23 | Fujitsu Ltd | Memory access control system for multiprocessor |
-
1983
- 1983-04-26 JP JP7330083A patent/JPS59200366A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51116631A (en) * | 1975-04-07 | 1976-10-14 | Hitachi Ltd | Multiple application control system for memory device |
| JPS5733471A (en) * | 1980-07-31 | 1982-02-23 | Fujitsu Ltd | Memory access control system for multiprocessor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5115499A (en) | Shared computer resource allocation system having apparatus for informing a requesting computer of the identity and busy/idle status of shared resources by command code | |
| US5721870A (en) | Lock control for a shared main storage data processing system | |
| RU99107385A (ru) | Система и способ обеспечения когерентности памяти в многошинной компьютерной системе | |
| JP2004227581A (ja) | セマフォ・バイパス法 | |
| JPH0532775B2 (ja) | ||
| US7089373B2 (en) | Shadow register to enhance lock acquisition | |
| US20070050527A1 (en) | Synchronization method for a multi-processor system and the apparatus thereof | |
| JPS59200366A (ja) | ロツク制御方式 | |
| JPH04361340A (ja) | メモリ排他制御方式 | |
| JP3239935B2 (ja) | 密結合マルチプロセッサシステムの制御方法、密結合マルチプロセッサシステム及びその記録媒体 | |
| JP2710587B2 (ja) | 情報処理システム | |
| JPS59195728A (ja) | デ−タ処理装置 | |
| JPH03118650A (ja) | キャッシュサポート構造 | |
| JPS6043541B2 (ja) | デ−タ処理装置 | |
| JPH06103220A (ja) | データ処理システム | |
| JP2547329B2 (ja) | ロツクデータ設定装置 | |
| KR100201671B1 (ko) | 컴퓨팅 시스템 및 컴퓨팅 시스템의 캐시 메모리 이용방법 | |
| JPH01300365A (ja) | マルチプロセッサシステムの排他制御方式 | |
| JPH0548498B2 (ja) | ||
| JPS6361699B2 (ja) | ||
| JPS5842546B2 (ja) | ストア制御方式 | |
| JPS6130296B2 (ja) | ||
| JPH05158781A (ja) | 共有メモリ方式における排他フラグ管理装置 | |
| JPH0635866A (ja) | マルチプロセッサシステム | |
| JPS62154039A (ja) | バツフア記憶制御方式 |