JPS59201158A

JPS59201158A - イメ−ジ処理装置

Info

Publication number: JPS59201158A
Application number: JP58075442A
Authority: JP
Inventors: Keiji Takahashi; 高橋　恵二
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-04-28
Filing date: 1983-04-28
Publication date: 1984-11-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】メージもしくは分解能の高い高品質のイメージ処理に適
用しうるイメージのつなぎ処理機能を備えだイメージ処
理装置に関するものである。

従来、この種のイメージ処理装置は、１個の光電変換素
子で全イメージ取込領域をカバーしてイメージパターン
を取込んでいたため、一次元の光電変換素子のビット数
によりイメージ処理領域の主走査長が規制され、大型イ
メージの処理や分解能の高い高品質のイメージ処理が困
難であった。

また、機械的な光電変換素子の位置調整でイメージのつ
なぎ処理を実現しようとすると、調整作業の困難さ、お
よび振動、温度変化などによる経時変化などの制約を受
け、再調整を不要とした信頼性の高いイメージのつなぎ
処理機能を備えたイメージ処理装置を実現することは非
常に困難であつゾζ，・本発明はイメージ処理のイメージパターン取込みに際し
、複数個の光電変換素子を用いてそれぞれに対応した複
数個のメモリブロックにイメージパターンをオーバーラ
ツプさせた状態で格能させ、イメージパターン取出し時
に各メモリブロックに対して適正にアドレス補正を行な
い、メモリブロックを切換えて読出すことにより光電変
換素子のビットザイズに依存されない大型イメージ処理
や高い分解能の高品質イメージ処理を可能としたイメー
ジ処理装置を提供するものである。

すなわち、本発明はイメージ取込領域を互いにオーバー
ラツプした複数ブロックの領域に分割し、それぞれのブ
ロックに対して光電変換素子、光学レンズ、メモリブロ
ックを割当て、予じめ媒体上のイメージ取込み前に媒体
支持台上のオーバーラツプ走査領域内に表示された目印
を書込み制御部ノ制御により各メモリブロックに格納し
、各メモリブロック内の目印の位置を読出し制御部の制
御により検出し、各メモリブロック間のオーバーラツプ
ピント数を求め、次に媒体を実際に走行させ媒体」二の
イメージパターンを取込み、読出し制御部のｆｌｉ制御
によりオーバーランプ領域内をザーテし、適正なメモリ
ブロック切換位置を検出し、検出されだ各メモリブロッ
ク間のオーバーラツプビット数とメモリブロック切換位
置とをアドレス発生部にセットすることにより、複数個
のメモリブロックを連続したアドレス指定の可能な１個
のメモリとしてオーバーラツプ部分を消去した連続する
イメージパターンを読出し出力するようにしたことを特
徴とするイメージ処理装置である。

次に本発明の一実施例について図面を参照して説明する
。

第１図は本発明を光学式文字読取装置に適用した場合の
一実施例について示すブロック構成図であり、媒体支持
台１上を媒体走行制御部２の制御により、媒体３が移動
することにより媒体３上のイメージパターンか光電変換
部４を通して、書込み１トＩ］御部８の制御によりメモ
リ部５に格納される。

このとき、アドレス発生部６は書込み制御部８のＭｉ制
御によりメモリ部５のアドレスを指定する。メモリ部５
からイメージパターンを読出すときには読出し制御部９
の制御によりアドレス発生部６がメモリ部５のアドレス
を指定し、これによって読出しデータが読出し制御部９
を通して一文字分パターンメモリ１０に格納され、文字
認識回路７により文字認識される。

第２図は媒体支持台１、光電変換部４、媒体３を真上よ
り見た概念図であり、主走査領域を３ブロツクに分割し
て光電変換部４を互いにオーバラップさせて配置した場
合の一例について示している。本図の構成について以下
に説明する。走査方向線４１０上の領域４０３を走査す
るための光電変換素子４０１および光学レンズ４０２、
領域４０６を走査するための光電変換素子４０４および
光学レンズ４０５、領域４０９を走査するための光電変
換素子４０７および光学レンズ４０８が分割された各ブ
ロックに対応して設けられている。まだ、領域４０３と
領域４０６のオーバーラツプ領域内には、媒体支持台１
上に目印１０１が表示されており、同様に、領域４０６
と領域４０９のオーバーラツプ領域内には媒体支持台１
上に目印１０２が表示されている。媒体３上のイメージ
パターン取込み時は、媒体３は媒体支持台−１上を媒体
走行制御部２の制御により、基準辺１０３をガイドとし
て方向３０２に移動し、走査方向線４１０を横切り移動
することにより副走査が行なわれ、媒体３上のイメージ
取込み領域３０１内の二次元イメージパターンが３分割
されてメモリ部５に格納される。

第３図は媒体走行前に媒体支持台１上の目印１０１．１
０２をメモリ部５へ格納したときの格納状態を示す概念
図であり、メモリブロック５０１は領域４０３ノ走査パ
ターン、メモリブロソ°り５０２は領域４０６の走査パ
ターン、メモリブロック５０３は領域４０９の走査パタ
ーンをそれぞれ格納した状態を示しだものである。線形
イメージパターン５０４．５０５　［媒体支持台１上の
目印１．０１，１０２が走査方向線４１０を主走査とし
て複数回繰返し走査された結果、メモリブロック５０１
　、５０２　、５０３に格納された状態を示す。

甘だビット数ａは第２図における領域４０３の右端より
目印１０１の中心位置までのビット数を、ビット数すは
領域４０６の左端より目印１０１の中心位置捷でのビッ
ト数を、ビット数Ｃは領域４０６の右端より目印１０２
の中心位置までのビット数を、ビツト数ｄは領域４０９
の左端より目印１０２の中心位置丑でのビット数を示し
、領域４０３と領域４０６のオーバーラツプヒツト数ｏ
Ｌ１はａとｂの和、領域類と領域４０９のオーバーラン
プビット数ｏＬ２ハｃトｄの和により求められることを
図示している。前記のオーバーラツプビット数ＯＬＩ　
、ＯＬ２および後記のＣＡＩ　、　ＣＡ２をすべて０と
して、アドレス発生部６にセットして各メモリブロック
のオーバーラツプをなくし、水平方向に連続したメモリ
とした後、読出し制御部９の制御により、オーバーラツ
プ領域のイメージパターンをサーチすることにより、第
３図ノａ、ｂ、ｃ、ｄを検出し、０Ｌ１−ａ　＋ｂ　＋
　ＯＬ２”ｃ　＋ｄの割算によって、オーバーラツプビ
ット数を求める。

第４図は第２図において、媒体３を走行させて領域３０
１のイメージパターンをメモリ部５内に格納した時のメ
モリブロック５０１　、５０２　、５０３への格納状態
を示し、ビット数ＣＡＬはメモリブロック５０１と５０
２のオーバーラツプ領域を読出す際に、メモリブロック
５０２の先頭から何ビット目の位置でメモリブロック５
０１から５０２に切換えるかを指示するビット数であり
、ビット数ＣＡ２はメモリブロック５０２と５０３のオ
ーバーラツプ領域を読出す際にメモリブロック５０３の
先頭から何ビット目の位置でメモリブロック５０２から
５０３に切換えるかを指示するビット数である。オーバ
ーラツプビット数ＯＬＩ、ＯＬ２、メモリブロック切換
位置ＣＡＢ、　、　ＣＡ２をすべてＯにしてアドレス発
生部６にセットすることにより、メモリアドレスのオー
バーラツプをなくした陵、オーバーラツプ領域を読出し
制御部９の制御によりサーチし、文字量余白を検出し、
そのイメージパターンに対する適正なＣＡＩ　、　ＣＡ
２を決定する。以上の処理で検出されたＯＬＩ　、ＯＬ
２　、　ＣＡＬ　、　ＣＡ２の値をアドレス発生部６に
セットすることによりメモリブロック５０１　、５０２
　、５０３は正確につなぎ処理が行なわれたことになり
、第４図の斜線部のメモリ部が無視され、等価メモリブ
ロック５１１に示されるように、連続したアドレス指定
の可能な１ブロツクのメモリとしてオーバーラツプ部分
を消去した連続するイメージパターンを読出すこトカ可
能となる。領域５０６　、５０７　、５０８　、５０９
　、５１０は後述するメモリ領域の定義である。なお、
光学式文字読取装置においては読取可能な最大文字大き
さが基本設計時に決定されているので、最大文字幅以上
のオーバーラツプビット数となるように、光電変換部を
配置しておけばメモリ部５に格納された状態でオーバー
ラツプ領域内に必らず文字量余白部が存在することにな
り、ＣＡＬＣＡ２を文字量余白部に検出することが可能
となる。

第５図はアドレス発生部６内の本発明で改良を施した水
平方向アドレス発生部のブロック構成の一例について示
しだものである。本実施例は、２０４８ビツトの光電変
換素子を３個使用した場合について説明する。垂直方向
のアドレス制御は従来技術によって行なうものであるか
ら、説明を省略する。

以下に本図の構成について説明する。アドレス発生部６
はメモリブロック５０１の読出しアドレスを指定するだ
めの基本読出しアドレス発生部６０１、オーバーラツプ
ビット数ＯＬＩ　、ＯＬ２をセットするだメルシスタ６
０２　、６０３、書込み時のアドレス指定を行なうだめ
の書込みアドレス発生部６０４、オーバーラツプビット
数ＯＬＩと基本アドレス発生部６０１の出力を加算する
加算回路６０５、オーバーラツプビット数ＯＬＩとＯＬ
２を加算する加算回路６０６、基本アドレス発生部６０
１の出力と加算回路６０６の出力を加算する加算回路６
０７、およびアドレス発生部６０１、加算回路６０５　
、６０７、アドレス発生部６０４の出力を切換えるセレ
クタ６０８、ブロック切換位置ＣＡＩをセットするだめ
のレジスタ６０９、ブロック切換位置ＣＡ２をセットす
るだめのレジスタ６１０、インバータ６１１，６１２，
６１３，６．１７．２人カアンド回路６１４．３人カア
ンド回路６１５　、６１８、コンパレータ６１６．６１
９、プライオリティ付きエンコーダ６２０、および信号
線６２１−６４６により構成される。

次に信号線の構成を以下に説明する。信号線は、メモリ
ブロック５０１のアドレス指定を行なう１３ピツＩ・の
信号線６２１、信号線６２１のデータにオーバーラツプ
ビット数ＯＬＩを加算し、メモリブロック５０２のアド
レス指定を行なうようにした信号線口、信号線６２１の
データにオーバーラツプビット政見１十ＯＬ２を加算し
、メモリブロック５０３のアドレス指定を行なわせ。よ
うにした信号線６２３、イメージ取込み時の書込みアド
レスをメモリブロック！５０１、５０２，５０３に共通
に供給するだめの１１ビツトの信、帰線６２４、信号線
６２１の」二位２ビットを削除した１１ビツトの信号線
６２５、信号線６２２の上位２ビツトを削〆した１１ビ
ツトの信号線６２６、信号線６２３の上位２ビツトを削
除した１１ビツトの信号線６２７、信号線６２５　、６
２６　、６２７．、６２４のうちひとつをセレクタ６０
８により選択された１１ビツトの信号線６２８、信号線
６２１の上位２ビツト中の上位ビット６２９と下位ビッ
ト６３０、信号線６２２の上位２ビツト中の上位ピッｌ
−６３１と下位ビット６３２、信号線６２Ｇと同じ信号
線６３３、メモリブロック切換位置ＣＡ、１を示す１１
ビツトの信号線６３４、信号線６２３の上位２ビツト中
の上位ビット６３５と下位ビット６３６、信号線６２７
と同じ信号線６３７、メモリブロック切換位置ＣＡ２を
示す１１ビツトの信号線６３８、メモリブロック５０２
のブロック内アドレスがＣＡＬを越えたことを示す信号
線６３９、メモリブロック５０３のブロック内アドレス
がＣＡ２を越えたことを示す信号線６４０、読出しアド
レスが領域４０３内を指定していることを示す信号線６
４１、読出しアドレスが領域４０６内であり、かつ切換
位置ＣＡＬを越えていることを示す信号線６４２、読出
しアドレスが領域４０９内であり、かつ切換位置ＣＡ２
を越えていることを示す信号線６４３、イメージパター
ンをメモリ部５に格納するモードであることを示す信号
線６４４、信号線６４１　、６４２　、６４３　、６４
４を優先度付きで、第６図の真理値表によりエンコード
された出力信号線６４５．６４６、から構成される。

第６図はプライオリティ付きエンコーダ６２０の入力信
号６４１　、６４２　、６４３　、６４４と出力信号６
４５　、６４６との対応を示しだ真理値表であり、あわ
せて、アドレスセレクタ６０８の出力信号６２８として
入力信号６２５　、６２６　、６２７　、６２４のうち
のどの信号が選択されるかを示すと共に、第４図で示さ
れるメモリ領域間、　５０７，５０８，５０９，５１０
との対応関係、および読出しメモリブロック５０１　、
５０２．５０３との対応関係について示したものである
。また、プライオリティエンコーダ６２０の入力信号の
優先度は入力信号６４１＜入力信号６４２〈入力信号６
４３＜入力信号６４４の順で割イ」けであるので、真理
表中の丸印で四重れだ入力信号は無視される。

第７図は本実施例における各メモリブロック５０１、５
０２，５０３の水平方向アドレス保有範囲とつなぎ処理
後の水平方向アドレス分担範囲について示しだものであ
る。

以」二に説明したように本発明によれば、光電変換素子
のビットサイズに」：９主走査範囲が規制されることが
ないため、主走査ビット数を増大することができ、その
結果、大型イメージ処理や高分解能のイメージパターン
処理を行なうことができる。しだがって、光学式文字読
取装置に適用した場合には字画の多い漢字や、複雑な形
状の記号や外国語文字などの読取文字種の拡大が可能と
なり、誤読や読取不能の少ない高認識率の光学文字読取
装置を実現することができる効果がある。寸だ、イメー
ジプリンタやイメージディスプレイに適用した場合は高
密度図形処理を行なうことができる効果がある。

ま７ζ、水平方向の光電変換素子の位置調整は本発明を
採用ずれば、比較的、精度を必要としない簡単な調整で
済むだめ太幅に工数を削減することができる。更に、温
度変動、振動などの要因による調整位置の狂いが多少あ
っても、イメージ取込み前に、その都度オーバーラツプ
ビット数を実測し、イメージパターン取込み°後、最適
なメモリブロック切換位置を決定し、読出しアドレス発
生部−＼オーバーラツプビット数およびメモリブロック
切換位置をセットする方式をとっているため、長期間に
わたって信頼性のあるイメージパターンのつなぎ処理が
可能なイメージ処理装置を実現することができる効果を
有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示しだ媒体、媒体支持台、光電変換部を真上か
ら見た配置概念を示す図、第３図は第２図に示した媒体
支持台上の目印のメモリ部への格納状態を示す図、第４
図は第２図に示した媒体上のイメージパターンのメモリ
部への格納状態を示す図、第５図は第１図で示しだアド
レス発生部の一部分を示す詳細ブロック図、第６図は第
５図に示しだプライオリティエンコーダの入出力信号の
論理を示す図、第７図は第４図で示したメモリブロック
毎の水平方向アドレス保有範囲とつなぎ処理後の各ブロ
ックの分担アドレス範囲を示す図である。 ■・・・媒体支持台、１０１　、１０２・・・目印、１
０３・・・基準辺、２・・・媒体走行制御部、３・・・
媒体、３０１・・・イメージ取込み領域、３０２・・・
媒体移動方向、４・・・光電変換部、４．０１　、４．
０４　、４０７・・・光電変換素子、４０２　、４０５
　、４０８・・・光学レンズ、４０３，４０６．４０９
・・・光電変換素子の走査領域、４１０・・・走査方向
線、５・・・メモリ部、５０１゜５０２．５０３・・・
メモリブロック、５０４，５０５・・・目印格納イメー
ジ、５０６，５０７，５０８，５０９，５１０・・・メ
モリ領域、５１１・・・つなぎ処理後の等価メモリ、６
・・・アドレス発生部、６０１・・・基本読出しアドレ
ス発生部、６０２゜６０３・・・オーバーラツプビット
数セット用レジスタ、６０４・・・書込みアドレス発生
部、６０５　、６０６　、６０７・・・加算回路、６０
８・・・セレクト回路、６０９，６１０・・・メモリブ
ロック切換位置セット用レジスタ、６１１，６１２゜６
１３．６１７・・インバータ、６１４・・・２人カアン
ド回路、６１．５，６１８・・・３人カアンド回路、６
１６，６１９・・・コンパレータ、６２０・・・プライ
オリティエンコーダ、６２１゜６２２．６２３．・・、
６４６・・・信号線、７・・・文字認識回路、８・・・
書込み制御部、９・・・読出し制御部、１０・・・−文
字分パターンメモリ特許出願人　　日本電気株式会社代理人　弁理士　　菅　　　野　　　　中′第１図 σ　　　　　　　　　　　ゾ　　　　　　　　　　ＩＵ
第゛３図第４図

Claims

【特許請求の範囲】

（１）媒体から取込むイメージパターンの取込領域を互
いにオーバーラツプした複数のブロック、に分割し、該
各ブロック毎に、少なくとも個々に分割されたイメージ
取込領域を走査する光電変換素子と該素子が取込んだイ
メージパターンを格納するメモリ部とを設け、さらに、
書込み、読出しのアドレスを指定するアドレス発生部と
、各光電変換素子が取込んだオーバーラツプ部分を含む
イメージパターンを各メモリ部に格納させる指令を前記
アドレス発生部に発する書込み制御部と、各メモリ部に
対して適正なアドレス補正を行ない、該メモリ部を切替
えでオーバーラツプ部分を消去した連続するイメージパ
ターンを読出す指令を前記アドレス発生部に発する読出
しｔｌｊｌＪ御部とを看することを特徴とするイメージ
処理装置。