JPS59201461A - 読み出し専用半導体記憶装置およびその製造方法 - Google Patents

読み出し専用半導体記憶装置およびその製造方法

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JPS59201461A
JPS59201461A JP58075026A JP7502683A JPS59201461A JP S59201461 A JPS59201461 A JP S59201461A JP 58075026 A JP58075026 A JP 58075026A JP 7502683 A JP7502683 A JP 7502683A JP S59201461 A JPS59201461 A JP S59201461A
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wiring layer
gate electrode
substrate
pair
oxide film
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JP58075026A
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Shoji Ariizumi
有泉　「しよう」次
Taira Iwase
岩瀬　平
Fujio Masuoka
富士雄 舛岡
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Toshiba Corp
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Toshiba Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
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    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/34—Source electrode or drain electrode programmed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分”野〕 この発明はコンタクトの有無によって情報を瞥き込むよ
うくしたいわゆるコンタクト方式の読み出し専用半導体
記憶装置および七の製造方法に関する。
〔発明の技術的背景〕
一般に読み出し専用半導体記憶装置Ｃ以下ＲＯＭと称す
る）は、ウェハ製造工程の途中でマスクを用いて情報が
瞥き込まれるのでマスクプログラムＲＯＭと呼ばれてい
る。このＲＯＭにおいて情報の書き込みに広く採用され
ている方式として、コンタクト方式、トランジスタの有
無によって情報を書き込むいわゆるＳ（ソース）Ｄ（ド
レイン）Ｇ（ゲート）方式、トランジスタのしきい値電
圧を書き込み情報に応じて異ならせる方式、の３つがあ
る。他方、メモリセルの回路的構成に基づ＜：　ＮＯＲ
型ＲＯＭとＮＡＮＤ−ＮＯＲ型ＲＯＭという方式の別は
方も有り、さらにＲＯＭを使用するシステム側からみる
と同期型ＲＯＭと非同期型ＲＯＭというような方式の別
は方も有る。そして高速動作に適したＲＯＭとしてはＮ
ＯＲｆｆｌＲＯＭが、低速の場合にはＮＡＮＤ−ＮＯＲ
型ＲＯＭがそれぞれ使用されることが多い。
上記のような方式によるＲＯＭの別は方のうち、高速動
作に適したＮＯＲ型ＲＯＭＫは、その回路設計の容易さ
、情報瞥き込みの容易さおよび確実さに加えて、情報の
書き込み工程が全工程の後半にあることから生産対応上
の効果があるコンタクト方式を採用することが多い。
第１図はこのコンタクト方式を採用した従来のＲＯＭの
メモリセル部分の構成を示すパターン平面図である。図
において破線で囲こんだ領域が１つのメモリセル１であ
り、複数のメモリセルが横方向および縦方向に配列され
−ている。
１つのメモリセル１は１つのＭＯＳ　）ランジスタで構
成され、さらにメモリセル１はドレインとなる拡散領域
２、図中横方向に配列されたＭＯＳトランジスタの共通
ソースとなる拡散領域３、横方向に配列されたＭｏ５ｔ
’、７ンジスタの共通ゲート電極となる多結晶シリコン
層により構成されたワード線４および図中縦方向に配列
されたＭＯＳ）ランジスタのドレイン（拡散領域２）が
書き込み情報に応じてコンタクトポール５を介して選択
的に接続されるアルミニウムにより構成されたデータ線
６がらなっている。
第２図は第１図のようなパターンを持つＲＯＭの等価回
路図である。コンタクト方式のＲＯＭはその名の通り、
ウェハプロセス中のコンタクト形成時に情報を書き込む
ため、コンタクトポール５によるコンタクトの有無が情
報の１″。
１１Ｏ″に対応している。
〔背景技術の問題点〕
ところで、第１図のようなパターンを持つ従来のＲＯＭ
では、メモリセル用ＭＯ８）ランジスタのドレインとな
る拡散領域２はコンタクトホール５を介してデータ線６
に接続される。ここで拡散領域２はシリコンによって構
成され、他方データ線６はアルミニウムからなる金属で
構成されており、両者の仕事関係が異なる。仕事関係が
異なる材料どおしの接触抵抗を十分に小さくするために
はコンタクトホール５の面積を大きくとる必要がある。
しかも基板との短絡を防止するためにコンタクトホール
５の周囲と拡散領域２の周囲との間の距離も十分圧取る
必要がある。このために各ドレイン面積が広くなって１
つのメモリセル１の占有面積が広くなってしまう欠点が
有り、大きな記憶容量のＲＯＭの場合にはチップサイズ
が大きくなって価格の上昇等をもたらす。
〔発明の目的〕
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、コンタクト方式の特徴
を保持したままでメモリセルの占有面積を縮小化でき、
もって大きな記憶容量のものであっても従来よりもチッ
プサイズが小型化できる読み出し専用半導体記憶装置お
よびその製造方法を提供することにある。
〔発明の概要〕
上記目的を達成するためこの発明にあっては、メモリセ
ル用ＭＯ８）２ンジスタのドレインの表面に接続され一
部が絶縁ゲート電極上まで延在するように形成される多
結晶シリコンからなる配線層を形成し、この配線層をア
ルミニウムからなるデータ線とコンタクトホールを介し
て選択的に接続することにより、ドレインの面積を広く
することなしにドレインとデータ線との間の抵抗を十分
小さなものにできる読み出し専用半導体記憶装置および
その製造方法が提供されている。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明する。第
３図はこの発明をＮチャネルのＲＯＭに実施した場合の
メモリセル部分の構成を示すパターン平面図である。図
において破線で囲こんだ領域が１つのメモリセル１０で
あり、複数のメモリセルが横方向および縦方向にマ）　
ＩＪクス状に配列されている。従来と同様に１つのメモ
リセルは１つのＭＯＳ）ランジスタで構成されている。
Ｐ型のシリコン基板１ノ内には各メモリセル１０のドレ
インとなるＮ＋型領領域１２設けられる。さらに上記基
板１１内には、図中横方向に配列されたメモリセルの共
通、ソースとなるＮ　型領域１３が横方向に延長して設
けられる。また、横方向に配列されたメモリセルにおい
て、各Ｎ＋型領領域２とＮ＋型領領域１３をまたぐよう
に、横方向に配列されたメモリセルの共通ゲート電極と
なる第１層目の多結晶シリコンで構成されたワード線１
４が延長して設けられる。さらに各メモリセルのドレイ
ンとなる拡散領域１２の表面は、横方向に配列された２
列分のメモリセルｋｌｃ開孔されたコンタクトホール１
５を介して第２層目の多結晶シリコンで構成された配線
層１６と接続されており、この配線層１６の端部は前記
共通ゲート電極であるワード線１４上まで延在するよう
に設けられている。縦方向に配列されたメモリセルには
、ドレインとなるＮ　型領域１２が書き込み情報に応じ
て設けられるコンタクトホール１７を介して選択的に接
続される、アルミニウムにより構成されたデータ線１８
が共通して設けられる。
第４図は第３図中のＡ−Ａ’線に沿った１つのメモリセ
ルの断面構造を示すものである。図において２０は素子
分離用のフィールド酸化膜、２ノはワード線１４のＦ部
に設けられるゲート酸化膜、２２，２３．２４はそれぞ
れ酸化膜である。なお、フィールド酸化膜２０下部の基
板１１内には反転防止層２５が設けられている。
このような構成でなるＲＯＭは、メモリセル用ＭＣ）Ｓ
）ランジスタのドレインであるＮ　型領域１２をアルミ
ニウムによって構成されるデータ線１８と直接に接続す
るのではなく、まずＮ＋型領領域１２表面の一部にコン
タクトホール１５を介して多結晶シリコンによって構成
される配線層１６を接続する。なお、この配線層１６の
端部は図示するようにワード線１４゛上まで延長されて
いる。そしてさらにこの配線層１６を書き込み情報に応
じて選択的に設けられたコンタクトホール１７を介して
アルミニウムによって構成されるデータ線１８と接続す
るようにしたものである。
ここでＮ　型領域１２と配線層１６とはともにシリコン
を構成材料としているので仕事関数は等価である。この
ため両者間の接触抵抗は接触面積がせまくても十分小さ
くできる。すなわち、コンタクトホール１５のＮ　型領
域１２上の面積をせまくすることができる。さらにこの
コンタクトホール１５を介してＮ　型領域１２と配線層
１６とを接続する場合にフィールド酸化膜２０側はセル
ファライン構造にでき、コンタクトホール１５はワード
線１４側のみ適度な距離を保てばよい。このためにＮ　
型領域１２自体の面積は十分せまくでき、メモリセルで
換算して従来よりも２０〜５０％程度縮小できる。
一方、互いに仕事関数が異なるアルミニウムによって構
成されたデータ線１８と多結晶シリコンによって構成さ
れた配線層１６との接続を行なう場合に、配線層１６は
ワード線１４上方まで延長されておりその平面距離はＮ
　型領域１２よりも十分に長い。し７たがってデータ線
１８と配線層１６との接続部分であるコンタクトホール
１２の面積はＮ　型領域１２の同梱の大きさにかかわら
ず十分広くとることができる。すなわち、データ線１８
と配線）￥ｆＩ１６との間の接触抵抗は十分に小さなも
のとなり、Ｎ　　型領域１２とデータ線１８との間の抵
抗値も十分小さくできる。これにより、コンタクトホー
ルの面積で決定される接触抵抗の大きさによるトランジ
スタの電圧、電流特性の劣化もなく、高密度化が可能で
ある。
コンタクト方式のＲＯＭは前記したように、回路設計の
容易゛さ、情報書き込みの容易さおよび確実さに加えて
生産対応上の効果等の特徴を有しているが、上記実施例
のＲＯＭではさらに特性の劣化なしに高密度化が可能で
あるため、大容量たとえば１Ｍｅｇａビット以上のメモ
リセルを１チツプ上に集積化することができる。さらに
アルミニウムによって構成されるデータ線１８はドレイ
ンとなるＮ　型領域１２にｉｆ接に接続する構成をとら
ないので、従来のもので生じていたアルミニウムによる
基板１１とＮ　型領域１２とからなるＰＮ接合の突き抜
は現象も生じない。
第５図は上記実施例によるＲＯＭを製造する場合の各工
程を示す断面図であり、以丁製ａＩ程を順次説明する。
まず比抵抗が１ないし５０ΩｃｍのＰ型シリコン基板１
ノを用意し、この後にフィールド領域となる部分に基板
１１と同じ４箪型すなわちＰ型の不純物を選択的にたと
えばイオン・インプランテーション技術によって導入し
、次に選択酸化技術によってフィールド領域に約６００
ＯＡの厚みのフィールド酸化膜２０を選択的に形成して
素子分離を施す。さらにドライ酸化もしくは塩酸酸化に
より素子領域の基板１１表面上に厚さ５００八程度のゲ
ート酸化膜２１を形成し、この後、たとえば気相成長法
などにより全面に厚さ４０００Ａ程度の第１層目の多結
晶シリコン層１４′を堆積形成する（第５回国）。なお
、上記多結晶シリコン層１４′はＰ型もしくはＮ型の不
純物が尋人されており、低抵抗化されている。また、こ
こまでの工程によりフィールド酸化膜２０の下部には反
転防止層２５が形成される。
次にＰ　Ｅ　Ｐ　（Ｐｈｏｔｏ　Ｅｎｇｒａｖｉｎｇ　
Ｐｒｏｃｅｓｓ）技術により第１層目の多結晶シリコン
層１４′をパターニングしてゲート電極であるワード線
１４を形成する。次にこのワード線１４および前記フィ
ールド酸化膜２０を不純物拡散用もしくはインプランテ
ーション用マスクとして用いて砒素（Ａｓ）を表面濃ｇ
ｇ−１０”〜１０”／ｃｒｎ’となるように拡散もしく
はドーズ量も１．５　Ｘ　１０’　”ｃｒｎ−”）程度
のインプランテーションを行ない、セルファラインでＭ
ＯＳ）ランジスタのソース、ドレインとなるＮ　型領域
１２．１３を形成する。
さらに１０００℃程度の温度でドライ酸化を行なって素
子領域全面にシリコン酸化膜２２を形成し、この後、Ｃ
Ｖ　Ｄ　（ＣｈｅｍｉｃａｌＶａｐｅｒＤｅ　ｐｏｓｔ
　ｔｉｏｎ　）法により低温酸化膜２３を２０００〜３
０００Ａ程度の厚みに全面に形成する（第５区側）。こ
こまでの工程により、ゲート電極としてのワード線１４
はＮ　型領域１２．１３をまたぐように構成される。
次にＰＥＰ技術により上し己低温酸化膜２３および上記
シリコン酸化膜２２を選択的に除去し＋ てＮ　型領域１２の表面に通じるコンタクトホール１５
を所定位置に開孔する。次に全面に第２層目の多結晶シ
ナコン層１６をたとえば気相成長法によって厚さ３００
０　Ａ　ｆｌ：肚に１１１“情形成し、これをＰＥＰ技
術によってバターニングして前記配線層１６を形成する
（第５区（Ｃ））。この第２層目の多結晶シリコン層は
燐（Ｐｌや砒素（Ａｓ　）等の不純物がドープされたい
わゆるドーグド多結晶シリコンを用いて構成してもよく
、あるい何口不純物がドープされていないいわゆるアン
ド−ブト多結晶シリコン層を形成した後に砒素ｒＡｇ）
をインプランテーションにより導入するようにしてもよ
い。
次に全面にＣＶＤ法によって１００ＯＯＡ程度の厚みの
低温酸化膜２４を堆積形成し、さらにＰＥＰ技術によっ
てこの膜２４に前記配線層１６の表面に通じるコンタク
トホール１７を開孔する。この後、全面にたとえば真空
蒸着法等によってアルミニウム層を堆積形成し、さらに
これをＰＥＰ技術によって所定のパターニングを施こし
てデータ線１８を形成する（第５図（Ｄ））。
この後は全面に図示しない保護膜を被覆形成して完成す
る。
ところで、配線層１６を形成した後に、このＪｖｉ１６
に含まれる不純物がこの後の熱処理工程によってＮ　型
領域１２とフィールド酸化膜２゜との界面付近の基板１
１にも拡散されるため、コンタクトホール１５形成時に
生ずる可能性のある基板１ノの露呈による配線層１６と
基板１１との短絡が生じることなしに前記したようなセ
ルファライン構造を得ることができる。
第６図はこの発明の他の実施例を示すものであり、１つ
のメモリセル部分の断面構造を示す。
なお、第４図と対応する個所には同一符号を付してその
説明は省略する。この実施例によるＲＯＭは、配線層１
６を形成する場合にまず全面にアンド−ブト多結晶シリ
コン層を堆積形成し、次に燐？）を拡散によって導入し
、この後パターニングを施こして形成するようにしたも
のである。この場合、配線層１６を形成した後の熱処理
工程によってこの層１６からの不純物の導入貴は第４図
の場合よりも大きくなり、これによってＮ　型領域１２
は図示するように段ズでが付いた形状となる。
なお、この発明は上記した実施例に限定されるものでは
なく種々の変形が＋＋Ｊ能である。たとえばメモリセル
用ＭＯ８）ランジスタの共３ｆｆ３ゲート電極であるワ
ード線１４は多結晶シリコンによって構成する場合につ
いて説明したが、これはたとえばモリブデンシリサイド
（Ｍ　ｏ　Ｓ　ｉ　ｚ　）のような昼融点シリサイド膜
もしくはモリブデン（Ｍｏ）のような高融点金属あるい
はこれら−と多結晶シリコン膜との２Ｎ膜などを用いて
もよい。さらに配線Ｊ＠ｌｔ；も高融点シリサイド膜等
を用いて構成してもよく、要するにこの配線層１６は不
純物を含有する能力を持つ導電性材料で構成すればよい
。
さらに上記実施例ではこの発明をＰ型基板を用いたＮチ
ャネルのＲＯＭに実施した場合について説明したが、Ｐ
型基板を用いたＮウェルＣＭＯ８構成のＲＯＭもしくは
Ｎ型基板内にＰウェル領域を形成した０ＭＯ８構成のＲ
ＯＭにそれぞれ実施できることはもちろんである。
〔発明の効果〕
以上説明したようにこの発明によれば、コンタクト方式
の特徴を保持したままでメモリセルの占有面積を縮小化
でき、もって大きな記憶容置のものであっても従来より
もチップサイズが小型化できる読み出し専用半導体記憶
装置およびその製造方法を提供することができる。
【図面の簡単な説明】
第１図は従来のＲＯＭを示すパターン平（’ｆｔｉ図、
第２図はその等価回路図、第３図はこの発明の一実施例
にしたがったＲＯＭのパターン平面図、第４図は第３図
中のＡ−Ａ“線に沿った断面図、第５図は第３図および
第４図に示すＲＯＭの製造工程を示す断面図、第６図は
この発明の他の実施例にしたがったＲＯＭの断面図であ
る。 １０・・・メモリセル、ｌｌ・・・Ｐ型のシリコン基板
、１２・・・Ｎ型領域（ドレイン）、１３・・・Ｎ″型
領領域ソース）、１４・・・ワード線（共ｉＢ’＋ゲー
）・電極）、１５．１７・・・コンタク１ホール、１６
・・・配線層、１８・・・データ線。

Claims (4)

    【特許請求の範囲】
  1. （１）−導電型の半導体基体内に互いに離間して形成さ
    れる逆導電型の１対の半導体領域と、上記１対の半導体
    領域をまたぐように上記基体上に形成される絶縁ゲート
    電極と、上記一対の半一導体領域の一方の表面に接続さ
    れ一部が上記絶縁ゲート電極上方まで延在するように形
    成される上記逆導電型の不純物を含有する第１の配線層
    と、書き込み情報に応じて上記第１の配線層が選択的に
    接続される第２の配線層とを具備したことを特徴とする
    読み出し専用半導体記憶装置。
  2. （２）第１の配線層が多結晶シリコンにより構成されて
    いる特許請求の範囲第１項に記載の読み出し専用半導体
    記憶装置。
  3. （３）　　−導電型の半導体基体上に選択的にフィール
    ド酸化膜を形成して素子分離を行なう工程と、素子分離
    された素子領域の上記基体上に絶縁ゲート電極を形成す
    る工程と、上記フィールド酸化膜および上記絶縁ゲート
    電極をマスクとして用いて逆導電型の不純物を上記基体
    内に導入することにより逆導電型の１対の半導体領域を
    形成する工程と、上記工程の後に全面に形成される酸化
    膜に対して上記一対の半導体領域の一方の表面に通じる
    コンタクト孔を開孔する工程と、全面に前記逆導電型の
    不純物を含有する第１の導電層を堆積形成する工程と、
    上記！１の導電層をパターニングして一部が上記コンタ
    クト孔を通じて上記一対の半導体領域の一方の表面に接
    続され一部が上記絶縁ゲート電極上方まで延在する第１
    の配線層を形成する工程と、上記工程の後に全面に形成
    される酸化膜に対し潜き込み情報に応じて選択的に上記
    第１の配線層の表面に通じるコンタクト孔全開孔する工
    程と、全面に第２の導電層を堆積形成しこれをバターニ
    ングする工程とを具備したことを特徴とする読み出し専
    用半導体記憶装置の製造方法。
  4. （４）　　第１の導電層が多結晶シリコンにより構成さ
    れている特許請求の範囲第３項に記載の読み出し専用半
    導体記憶装置の製造方法。
JP58075026A 1983-04-28 1983-04-28 読み出し専用半導体記憶装置およびその製造方法 Pending JPS59201461A (ja)

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