JPS59201519A

JPS59201519A - Digital-analog converter

Info

Publication number: JPS59201519A
Application number: JP7596583A
Authority: JP
Inventors: Hiroshi Tanaka; 田中　紘資
Original assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd; Sanyo Denki Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd; Sanyo Denki Co Ltd
Priority date: 1983-04-28
Filing date: 1983-04-28
Publication date: 1984-11-15
Also published as: JPH0519330B2

Abstract

PURPOSE:To obtain a D/A converter of high speed and also high accuracy by controlling in time division a resistance circuit network D/A converter and a pulse width modulating D/A converter. CONSTITUTION:An output of the resistance circuit network type D/A converting circuit 6 inputting a digital signal of low-order m-bit and converting the signal into an analog signal, an output of a pulse width modulator 1 inputting a digital signal of high-order (n-m)-bit and generating a pulse signal having a pulse width in response to the inputted digital signal based on a reference clock CLK are synthesized at a synthesis circuit 8 for each prescribed period by a time slot signal from a time slot signal generating circuit 7, integrated at an integration circuit 12 and an analog output signal is outputted. The D/A converting speed in this case is decided depending on the number of bits of high-order digit and the D/A converting accuracy is also excellent.

Description

【発明の詳細な説明】信）産業上の利用分野本発明は、デジタル信号をアナログ信号に変換するＤＡ
変換器に係り、特に、ＶＴＲのデジタルサーボ制御回路
に好適なりＡ変換器に関する。[Detailed Description of the Invention] Field of Industrial Application The present invention relates to a DA that converts a digital signal into an analog signal.
The present invention relates to a converter, and particularly relates to an A converter suitable for a digital servo control circuit of a VTR.

（ロ）従来技術従来、ＶＴＲのデジタルサーボ制御回路のＤＡ変換器と
しては、入力デジタル信号に応じたパルス幅のパルス信
号を発生するパルス幅変調回路を用い、このパルス信号
を積分器で積分することにより、入力デジタル信号をア
ナログ信号に変換するパルス幅変調形（ＰＷＭ形）ＤＡ
変換器が使用されていた。(B) Prior Art Conventionally, the DA converter of a digital servo control circuit of a VTR uses a pulse width modulation circuit that generates a pulse signal with a pulse width corresponding to an input digital signal, and integrates this pulse signal with an integrator. Pulse width modulation type (PWM type) DA that converts an input digital signal into an analog signal by
converter was used.

ところが、ＶＴＲのデジタルサーボのような速度制御系
では、速い応答と高精度が要求されるため、これらを満
足させるためには、入力デジタル信号のビットを増やし
、且つ、パルス幅変調回路の制御を行う基準クロックパ
ルスの周波数を上げなくてはならない。However, speed control systems such as the digital servo of VTRs require fast response and high precision. The frequency of the reference clock pulse used must be increased.

然しながう、入力デジタル信号のビットを増やすと、パ
ルス幅変調回路の出力パルス信号の周期が長くなり、入
力デジタル信号の変化に対する応答が遅くなってしまう
という欠点があった。又、基準クロックパルスの周波数
を上げようとしても、ＩＣ化した場合は、その周波数は
ＩＣの最高動作周波数で制ア東されてしまうため、あま
り高速にはできないという問題があった。However, if the number of bits of the input digital signal is increased, the cycle of the output pulse signal of the pulse width modulation circuit becomes longer, and the response to changes in the input digital signal becomes slower. Further, even if an attempt is made to increase the frequency of the reference clock pulse, if it is integrated into an IC, the frequency will be limited by the maximum operating frequency of the IC, so there is a problem that the frequency cannot be increased very much.

（ハ）発明の目的本発明は、抵抗回路網方式とパルス幅変調方式とを時分
割制御する新規なりＡ変換器を提供し、高速度で且つ高
精度のＤＡ変換器を実現することを目的とするものであ
る。(c) Purpose of the invention The purpose of the present invention is to provide a new A converter that time-divisionally controls a resistor network method and a pulse width modulation method, and to realize a high-speed and high-precision DA converter. That is.

に）発明の構成本発明は、ｎビットのデジタル信号をアナログ信号に変
換するＤＡ変換器において、前記デジタル信号の下位ｍ
ビットのデジタル信号をアナログ信号に変換する抵抗回
路網形ＤＡ変換回路と、前記ｎビットのデジタル信号の
上位（ｎ−ｍ）ビットのデジタル信号を入力し、該デジ
タル信号に応じたパルス幅のパルス信号を発生するパル
ス幅変調回路と、タイムスロット信号を発生するタイム
スロット信号発生回路と、該タイムスロット信号例より
定まる期間前記抵抗回路網形ＤＡ変換回路の出力信号を
導出し、該導出された出力信号と前記パルス幅変調回路
の出力信号とを合成する合成回路と、該合成回路で合成
された信号を積分する積分回路とより構成したＤＡ変換
回路である。B) Structure of the Invention The present invention provides a DA converter for converting an n-bit digital signal into an analog signal.
A resistor network type DA conversion circuit converts a bit digital signal into an analog signal, and a digital signal of the upper (nm) bits of the n-bit digital signal is inputted, and a pulse having a pulse width corresponding to the digital signal is inputted. A pulse width modulation circuit that generates a signal, a time slot signal generation circuit that generates a time slot signal, and an output signal of the resistor network type DA conversion circuit for a period determined by the time slot signal example, and the derived signal. This is a DA conversion circuit that includes a synthesis circuit that synthesizes the output signal and the output signal of the pulse width modulation circuit, and an integration circuit that integrates the signal synthesized by the synthesis circuit.

（ホ）実施例第１図は、本発明の一実施例を示すブロック図であり、
（１）はプログラマブルカウンタ（２）、（２”−１）
検出回路（３）、ＲＳフリップフロップ（４）及びプリ
セットイイ・−プル信号発生回路（５）より構成され、
ｎビットの入力デジタル信号のうち上位（ｎ、）ビット
のデジタル信号を入力し、基準クロックＣＴＪＫＶＣ基
づいて、入力デジタル信号に応じたパルス幅のパルス信
号を発生するパルス幅変調回路、（６）は入力デジタル
信号のうち下位ｍビットのデジタル信号を入力し、この
デジタル信号をアナログ信号に変換する抵抗回路網形Ｄ
Ａ変換回路、（７）は基準クロックＣＬＫに基づいて、
タイムスロット信号を発生するタイムスロット信号発生
回路、（６）はアナログスイッチ（９）、（１０）及び
インバータ０１）より構成され、タイムスロット信号に
より定まる期間抵抗回路網形ＤＡ変換回路（６）の出力
信号を導出し、導出された出力信号とパルス幅変調回路
の出力信号とを合成する合成回路、卸は抵抗（１３）及
びコンデンサ（１４）で構成され、合成信号を積分する
積分回路である。(E) Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention.
(1) is a programmable counter (2), (2”-1)
Consists of a detection circuit (3), an RS flip-flop (4), and a preset good-pull signal generation circuit (5),
(6) is a pulse width modulation circuit that receives the upper (n,) bits of the n-bit input digital signal and generates a pulse signal with a pulse width corresponding to the input digital signal based on the reference clock CTJKVC; Resistor network type D that inputs the digital signal of the lower m bits of the input digital signal and converts this digital signal into an analog signal.
A conversion circuit (7) is based on the reference clock CLK,
A time slot signal generation circuit (6) that generates a time slot signal is composed of analog switches (9), (10) and an inverter 01), and a resistor network type DA converter circuit (6) for a period determined by the time slot signal. A synthesis circuit that derives an output signal and synthesizes the derived output signal and the output signal of the pulse width modulation circuit.The synthesis circuit consists of a resistor (13) and a capacitor (14), and is an integrating circuit that integrates the synthesized signal. .

第２図は、第１図に示したＤＡ変換器の具体回路図であ
り、（１５ａ）〜（１５ｃ）は下位３ビツトのデジタル
信号り、〜Ｄ３を各々入力する入力端子、（１５ｄ）〜
（１５ｋ）は上位８ビツトのデジタル信号Ｄ４〜Ｄ１１
を各々入力する入力端子、（１６）は３ビツトのＲ−２
Ｒ梯子型抵抗回路網、＜１７）はＴフリップフロップよ
り構成され、基準クロックＣＬＫをカウントする８ビツ
トのプログラマブルカウンタ、α□□□ハＮＮＮＤケー
トａ９１及ヒ（２０）、インバー　タ（２１）及ヒ＠、
Ｄフリップフロップ０３）より構成され、プログラマブ
ルカウンタＵの内容がｌ−２”−ＩＪになったことを検
出する（２”−１）検出回路、（至）は２つのＮＯＲゲ
ートＩ２５）及び（２６）より構成されたＲＳフリップ
フロップ、（２７）及び（２肌まアナログスイッチ、り
はプログラマブルカウンタ■と同一ビット数、即ち、８
ビツトのカウンタであり、Ｄフリップフロッグ（転））
Ｃ３Ｉ）Ｃ３３，ＮＡＮＤケ）Ｃ３３１Ｃ３１及ヒイｙ
ハ−タＣ（５）（，３ｆｉ）ハ、カウンタりの出力信号
ＲＥＦに基づいて、プリセットイネーブル信号ＰＥＳ及
びタイムスロット信号ＣＴＬを切り出す切出し回路であ
る。FIG. 2 is a specific circuit diagram of the DA converter shown in FIG. 1, where (15a) to (15c) are input terminals for inputting the lower three bits of the digital signal, D3, respectively, and (15d) to
(15k) is the upper 8-bit digital signal D4 to D11
(16) is a 3-bit R-2 input terminal.
The R ladder-type resistor network <17) is composed of T flip-flops, an 8-bit programmable counter that counts the reference clock CLK, α□□□ NNND gate a91 and hi (20), an inverter (21) and Hi @,
A (2''-1) detection circuit consists of a D flip-flop 03) and detects that the content of the programmable counter U has become l-2''-IJ, and (to) two NOR gates I25) and (26). ) consists of an RS flip-flop, (27) and (2 analog switches, which have the same number of bits as the programmable counter, i.e. 8
Bit counter, D flip frog
C3I) C33, NANDke) C331C31 and Hiy
Hearter C (5) (, 3fi) C is an extraction circuit that extracts the preset enable signal PES and the time slot signal CTL based on the output signal REF of the counter.

更圧、０７１（３８１（３９１はＮ　Ａ、　Ｎ　Ｄゲー
ト、（４０１（４１ＸＱｍ−インバータ、０３）はＯＲ
ゲート、（４４）は基準クロックＣＬＫを入力するクロ
ック入力端子、（４５１は出力端子であり、この出力端
子（４（ト）に積分回路が接続される。Further pressure, 071 (381 (391 is NA, ND gate, (401 (41XQm-inverter, 03) is OR
The gate, (44) is a clock input terminal into which the reference clock CLK is input, (451 is an output terminal, and an integrating circuit is connected to this output terminal (4 (g)).

次に、第３図のタイミングチャートを参照しながら、第
２図の具体回路の動作について説明する。Next, the operation of the specific circuit shown in FIG. 2 will be explained with reference to the timing chart shown in FIG.

先ず、カウンタりがＯＲゲート（４９を介して印加され
る基準クロックＣＬＫをカウントし、その内容が「２”
−１１から「２　」に変化すると、最終段のＴフリップ
フロップの出力信号ＲＥＦは、第３図（ハ）の如く「Ｈ
」となる。このため、次の基準クロックＣＬＫの立ち下
がりでＤフリップフロップＣ３０）のＱ出力が立ち上が
り、更に次の基準クロックＣＬＫの立ち下がりでＤフリ
ラグフロップ（３１ｉのＱ出力が立ち上がる。従って、
プリセットイネープル信号ＰＥＳは、第３図（勾の如く
、２クロツク分子ＨＪとなり、タイムスロット信号ＣＴ
Ｌは、第３図（イ）の゛如く１クロツク分子ＨＪとなる
。First, the counter counts the reference clock CLK applied through the OR gate (49), and its content becomes "2".
-11 to "2", the output signal REF of the T flip-flop at the final stage becomes "H" as shown in FIG.
”. Therefore, the Q output of the D flip-flop C30) rises at the next falling edge of the reference clock CLK, and the Q output of the D flip-flop C31i rises at the next falling edge of the reference clock CLK.
As shown in FIG. 3, the preset enable signal PES becomes a two-clock molecule HJ, and the time slot signal CT
L becomes one clock molecule HJ as shown in FIG. 3(a).

プリセットイネーブル信号ＰＥＳがｒＨＪとなると、プ
ログラマブルカウンタａ７）には、上位８ビツトのデジ
タル信号Ｄ４〜Ｄ、１がプリセットされ、その内容がｒ
ＮＪとなる。そして、プリセットイネーブル信号ＰＥＳ
がｒＬＪとなった後、基準クロックのカウントを開始し
、その内容ＣＴＲは順次アップして行く（第３図（ホ）
）。又、プリセットイネーブル信号ＰＥＳはＯＲゲー）
　（４３１に入力されているため、信号ＰＥＳがｒＨＪ
の期間はＯＲゲート（４りの出力信号ＲＣＬも第３図（
ロ）の如（「Ｈ」となり、この期間カウンタ睡は停止す
る。そして、プログラマブルカウンタりと同時に、「２
ｎ−１」からカウントを再開する。When the preset enable signal PES becomes rHJ, the programmable counter a7) is preset with the upper 8-bit digital signal D4-D,1, and its contents become rHJ.
Becomes NJ. And the preset enable signal PES
After reaching rLJ, the reference clock starts counting, and its content CTR increases sequentially (Fig. 3 (E)).
). Also, the preset enable signal PES is an OR game)
(Since the signal PES is input to rHJ
During the period of , the output signal RCL of the OR gate (see Fig. 3) is
(B) becomes "H" and the counter stops during this period.Then, at the same time as the programmable counter
Counting restarts from "n-1".

尚、プログラマブルカウンタ０及びカウンタりのビット
数は８ビツトであり、１周期の間に基準クロックＣＬＫ
を２＝２５６だけカウントするよう構成されており、こ
れに対し、タイムスロット信号ＣＴＬのタイムスロット
Ｔ８を、基準クロックＣＬＫの１周期分に設定している
。即ち、タイムスロットを上位８ビツトのデジタル信号
の最／Ｊ’１単位の時間幅に設定している。Note that the number of bits of the programmable counter 0 and counter is 8 bits, and the reference clock CLK is input during one cycle.
2=256, and the time slot T8 of the time slot signal CTL is set to one period of the reference clock CLK. That is, the time slot is set to a time width of the most /J'1 unit of the upper 8 bits of the digital signal.

ところで、プリセットイネーブル信号ＰＥＳがｒＨＪの
期間は、ＮＡＮＤゲートＧη〜鰻を介して、下位ｍビッ
トのデジタル信号Ｄ１〜Ｄ３がＲ−２Ｒ梯子型抵抗回路
網α０に入力されるので、ここで、入力デジタル信号は
アナログ信号ＲＯに変換される。又、プリセントイネー
ブル信号ＰＥＳが立ち上がると、ＲＳフリップフロップ
（ハ）はりセットされるので、その出力ＦＦＱは、第３
図（ト）の如く「Ｌ」となる。By the way, during the period when the preset enable signal PES is rHJ, the digital signals D1 to D3 of the lower m bits are input to the R-2R ladder resistor network α0 via the NAND gates Gη to Eel, so the input The digital signal is converted to an analog signal RO. Also, when the precent enable signal PES rises, the RS flip-flop (c) is set, so its output FFQ is
It becomes "L" as shown in the figure (g).

ここで、アナログスイッチ（５）及び（支））は、各々
、プリセットイネーブル信号ＰＥＳ及びタイムスロット
信号ＣＴＬにより制御されるので、プリセットイネーブ
ル信号ＰＥＳが立ち上がって、１クロツクの期間ＴＴ１
は、アナログスイッチ（５）及び（２８）は共にオフと
なり、出力信号ＤＡＯはハイインピーダンス状態となり
、出力端子（４５）に接続される積分回路の状態は、こ
の期間Ｔ７では変化しない。ところが、タイムスロット
ＴＲの間は、アナログスイッチ（２８）のみがオンする
ので、下位３ピツトに対応するアナログ出力信号ＲＯが
、第３図（男に示すように、出力端子（４（５）に導出
される。Here, since the analog switches (5) and (supports) are controlled by the preset enable signal PES and the time slot signal CTL, respectively, the preset enable signal PES rises and the time slot signal CTL is activated for a period of one clock TT1.
In this case, the analog switches (5) and (28) are both turned off, the output signal DAO becomes a high impedance state, and the state of the integrating circuit connected to the output terminal (45) does not change during this period T7. However, during the time slot TR, only the analog switch (28) is turned on, so the analog output signal RO corresponding to the lower three pits is output to the output terminal (4 (5)) as shown in FIG. derived.

そして、タイムスロット信号ＣＴＬ及びプリ七ソ　トイ
ネーブル信号ＰＥＳがｒＬＪとなると、アナログスイッ
チ（２８）がオフし、アナログスイッチ（５）がオンす
るので、出力端子（４５）にはＲＳフリップフロップ（
財）の出力信号ＦＦＱが導出されることとなる。When the time slot signal CTL and the pre-slot enable signal PES become rLJ, the analog switch (28) is turned off and the analog switch (5) is turned on, so that the output terminal (45) is connected to the RS flip-flop (
The output signal FFQ of the product (goods) will be derived.

プログラマブルカウンタＵ及びカウンタ（イ）のカウン
トが進み、カウンタ呻の内容がｒＯＪになると、出力信
号ＲＥＦは「Ｌ」となり、更にカウントが進み、プログ
ラマブルカウンタ０の内容がｒ２′１−３Ｊとなると、
次の基準クロックＣＬＫの立ち下がりでＤフリノグフロ
ノプ（ハ）の出力ＦＦＳが「１■」となるので（第３図
（へ））、ＲＳフリップフロップ（へ）がセットされ、
出力ＦＦＱがｒＨＪとなる（第３図（ト））。そして、
プログラマブルカウンタＵはｒＯＪから再びカウントア
ツプして行く。When the counts of the programmable counter U and the counter (A) advance and the contents of the counter count become rOJ, the output signal REF becomes "L", and when the count advances further and the contents of the programmable counter 0 become r2'1-3J,
At the next fall of the reference clock CLK, the output FFS of the D flip-flop (c) becomes "1■" (see Figure 3), and the RS flip-flop (see) is set.
The output FFQ becomes rHJ (Fig. 3 (g)). and,
The programmable counter U starts counting up again from rOJ.

その後、カウンタりの内容が「２ｎ−１」になると、再
び出力信号ＲＥＦが「Ｈ」となり、これに伴って、プリ
セットイネーブル信号ＰＥＳ及びタイムスロット信号Ｃ
ＴＬが、前述と同様出力される。After that, when the contents of the counter become "2n-1", the output signal REF becomes "H" again, and along with this, the preset enable signal PES and the time slot signal C
TL is output in the same manner as above.

尚、プログラマブルカウンタ卸とカウンタに）は同一ビ
ットで構成され、同時にカウントを開始するため、ｒＮ
−ＩＪまでカウントを行なった後、プリセットが再開さ
れる。又、前述したように、プリセットイネーブル信号
ＰＥＳがｒＨＪとなると、アナログスイッチ（５）がオ
フする。Note that the programmable counter and counter) are composed of the same bits and start counting at the same time, so rN
- After counting up to IJ, presetting is restarted. Further, as described above, when the preset enable signal PES becomes rHJ, the analog switch (5) is turned off.

以上説明したように、アナログスイッチ□□□から出力
されるパルス信号は、その周期ＴＰが基準クロックＣＬ
Ｋの２＝２５６分であり、プログラマブルカウンタ卸の
内容ＣＴＲが、上位８ビツトのデジタル信号Ｄ４〜Ｄ１
１の値Ｎから２ｎ−１までの間は「Ｌ」で、０からＮ−
１までの間は（−Ｈ」となり、デジタル信号の値Ｎが太
きければｒ　ＨＪの期間が長（なる。即ち、上位８ビツ
トのデジタル信号に応じたパルス幅となる。又、アナロ
グスイノチ（２８）から出力されるパルス信号は、その
パルス幅Ｔ１は基準クロックＣＬ　Ｋの１クロック分、
即ち、上位８ビツトのデジタル信号の最小単位時間幅で
あり、その振幅ｖ８は、ｒＨＪレベルに対応する電圧Ｖ
ＤＤを、下位３ビツトのデジタル信号り、〜Ｄ３に応じ
て分圧した電圧値となる。例えば、（ＤＩ　Ｄ２　Ｄｓ
　）が（１０１）のときは、振幅ｖＲは、５ｘＶＤＤ／
２３となる。そして、両アナログスイッチ（２７）及び
（至）の出力パルス信号は、ワイヤードＯＲゲートによ
り合成され、合成信号が出方端子（４５）に得られる。As explained above, the pulse signal output from the analog switch □□□ has a period TP equal to the reference clock CL.
2 of K = 256 minutes, and the content CTR of the programmable counter is the upper 8 bits of digital signals D4 to D1.
The value of 1 is "L" from N to 2n-1, and from 0 to N-
1, it becomes (-H), and if the value N of the digital signal is thick, the period of rHJ becomes long (that is, the pulse width corresponds to the digital signal of the upper 8 bits. The pulse signal output from (28) has a pulse width T1 equal to one clock of the reference clock CLK.
That is, it is the minimum unit time width of the upper 8 bits of the digital signal, and its amplitude v8 is equal to the voltage V corresponding to the rHJ level.
The voltage value is obtained by dividing DD according to the lower three bits of the digital signal, ~D3. For example, (DI D2 Ds
) is (101), the amplitude vR is 5xVDD/
It will be 23. The output pulse signals of both analog switches (27) and (to) are combined by a wired OR gate, and a combined signal is obtained at the output terminal (45).

従って、合成信号としては、第３図（男に示すように、
周期ＴがＴＲ＋Ｔ、であり、振幅が■ＤＤで、パルス幅
が上位８ビツトのデジタル信号Ｄ４〜ＤＩＩに対応した
パルス信号と、振幅が電圧■ＤＤを下位３ビツトのデジ
タル信号Ｄ１〜Ｄ３に応じて分圧した電圧値で、パルス
幅が上位８ビツトのデジタル信号の最小単位時間幅であ
るパルス信号とを合成した出力信号となる。このため、
合成信号ＤＡＯの分解能は、周期Ｔが基準クロックＣＬ
Ｋの約２倍であるにもかかわらず、２３×２８−２１′
分の１となる。Therefore, as a composite signal, as shown in Figure 3 (man),
The period T is TR+T, the amplitude is ■DD, and the pulse width is a pulse signal corresponding to the upper 8 bits of digital signals D4 to DII, and the amplitude is a voltage ■DD according to the lower 3 bits of digital signals D1 to D3. The output signal is obtained by combining the divided voltage value with a pulse signal whose pulse width is the minimum unit time width of the upper 8 bits of the digital signal. For this reason,
The resolution of the composite signal DAO is that the period T is the reference clock CL.
Although it is about twice as large as K, it is 23×28−21′
It becomes 1/1.

ここで、入力デジタル信号のビット数を１１ピントとし
、基準クロックＣＬＫを同一周波数とした場合、従来の
パルス幅変調形ＤＡ変換器では、その周期は２＝２　Ｘ
８となり、本実施の約８倍となる。即ち、本実施例は、
従来に比べかなり高速で動作させることができる。又、
従来のパルス幅変調形ＤＡ変換器で、出力パルス信号の
周期を、本実施例とほぼ同様に、基準クロックＣＬＫの
周期の２　倍に選べば、入力デジタル信号のビット数を
８ビツトにしなくてはならない。即ち、本実施例は、従
来に比べがなり高精度のＤＡ変換器が実現できることと
なる。Here, if the number of bits of the input digital signal is 11 pins and the reference clock CLK is the same frequency, in the conventional pulse width modulation type DA converter, the period is 2 = 2
8, which is about 8 times that of this implementation. That is, in this example,
It can operate much faster than before. or,
In a conventional pulse width modulation type DA converter, if the period of the output pulse signal is selected to be twice the period of the reference clock CLK, as in this embodiment, the number of bits of the input digital signal does not have to be 8 bits. Must not be. That is, this embodiment can realize a DA converter with higher precision than the conventional one.

第４図は、本発明の他の実施例を示すブロック図であり
、第１図の実施例とは、パルス幅変調回路（刀の構成が
異なるものであり、同一４′４４成には同一符号を付し
ている。FIG. 4 is a block diagram showing another embodiment of the present invention, which differs from the embodiment in FIG. A symbol is attached.

第４図のパルス幅変調回路（刀は、クロックパルスＣＬ
Ｋをカウントするカウンタ（４Ｇ）と、上位（ｎ−ｎ〕
）ヒツトのデジタル信号とカウンタ（４６）の内容を比
較し、一致したとき出力を発生する一致回路（４ｎト、
（２ｎ−１）　検出１（３）ト、Ｒ８７！ｊ：ｙプフロ
ノグ（４）と、禁止回路（４ｇ）とで構成されており、
一致回路（４７）の出力でＲＳフリップフロップ（４）
をセットし、（２”−１）検出回路（３）の出力でＲＳ
フリップフロップ（４）をリセットすることにより、Ｒ
Ｓフリ、・プフロノプ（４）のＱ出力として、上位（ｎ
−ｍ）ビットのデジタル信号に応じたパルス幅のパルス
信号を得るようにしている。即ち、このパルス信号は、
カウンタ顛の内容が０から上位（ｎ−ｍ）ビットのデジ
タル信号の値Ｎまでの間ｒ　ＨＪとなり、Ｎ＋１から２
ｎ−１までの間「Ｌ」となる。The pulse width modulation circuit in Figure 4 (the sword is the clock pulse CL)
A counter that counts K (4G) and a high-order (n-n)
) A matching circuit (4nt,
(2n-1) Detection 1 (3), R87! It consists of a j:y pfronog (4) and a prohibition circuit (4g),
RS flip-flop (4) at the output of the matching circuit (47)
is set, and the output of the (2”-1) detection circuit (3) is RS.
By resetting the flip-flop (4), R
As the Q output of S-furi, Pfronop (4), the upper (n
- m) A pulse signal with a pulse width corresponding to the bit digital signal is obtained. That is, this pulse signal is
The content of the counter number is rHJ from 0 to the value N of the digital signal of the upper (nm) bits, and from N+1 to 2
It becomes "L" until n-1.

そして、タイムスロット信号がｒＨＪの期間、抵抗回路
形ＤＡ変換回路（６）の出力信号を導出させ、「Ｌ」の
期間、パルス幅変調回路（、Ｌ）の出力信号を導出させ
、これらの信号を合成している。尚、アナログスイッチ
（９）をオンさせている期間は、カウンタ（４６）を停
止させておく必要があり、このため、禁止回路（４１）
で基準クロックＣＬＫのカウンタ（４６）への印加を禁
止している。Then, during the period when the time slot signal is rHJ, the output signal of the resistive circuit type DA converter circuit (6) is derived, and during the period when the time slot signal is "L", the output signal of the pulse width modulation circuit (,L) is derived, and these signals are are synthesized. Note that the counter (46) must be stopped while the analog switch (9) is turned on, and therefore the prohibition circuit (41)
Application of the reference clock CLK to the counter (46) is prohibited.

ところで、第２図において、Ｒ−２ＦＬ梯子型抵抗回路
網００の入力側に、ＮＡＮＤゲートＣ３７）（支）ｉ　
４３９１を設け、これらをプリセットイネーブル信号Ｐ
ＥＳで制御するようにしたが、これは、必要なときのみ
抵抗回路網（１６）に電流を流すようにするためである
。そして、このように、プリセットイネーブル信号ＰＥ
Ｓで、抵抗回路網（Ｉ６）によるＤＡ変換を開始させる
ようにしたので、ＤＡ変換出力が十分安定した後出力端
子（４５）に導出させるようにするため、第２図の実施
例では、タイムスロット信号ＣＴＬの発生の前に、ハイ
インピーダンス状態を設けている。従って第４図におい
ても、アナログスイッチ００）及び禁止回路０８）をタ
イムスロット信号ではなく、第３図（ロ）のプリセット
イネーブル信号Ｐ　Ｅ　Ｓのように、タイムスロット信
号を含むより長いパルス幅の信号で制御するようにして
も良い。By the way, in FIG. 2, a NAND gate C37) (support) i is connected to the input side of the R-2FL ladder-type resistance network 00.
4391, and these are connected to the preset enable signal P.
The control is performed using ES in order to allow current to flow through the resistor network (16) only when necessary. In this way, the preset enable signal PE
Since the DA conversion by the resistor network (I6) is started at S, in order to output the DA conversion output to the output terminal (45) after it becomes sufficiently stable, the time A high impedance state is provided before the slot signal CTL is generated. Therefore, in FIG. 4 as well, the analog switch 00) and the inhibition circuit 08) are not a time slot signal, but a longer pulse width including a time slot signal, like the preset enable signal PES in FIG. 3 (b). It may be controlled by a signal.

（へ）発明の効果本発明によるＤＡ変換器は、入力デジタル信号を上位桁
と下位桁に２分割し、上位桁にパルス幅変調方式を、そ
して、下位桁に抵抗回路網方式を採用し、タイムスロッ
ト信号に基づいて両方式の出力信号を合成し、合成信号
を積分することにより、入力デジタル信号をアナログ信
号に変換するようにしたので、ＤＡ変換速度は、上位桁
のビット数で決まり、下位桁のビット数だけ速くなる。(f) Effects of the Invention The DA converter according to the present invention divides an input digital signal into two parts, an upper digit and a lower digit, employs a pulse width modulation method for the upper digit and a resistor network method for the lower digit, Since the input digital signal is converted to an analog signal by combining the output signals of both methods based on the time slot signal and integrating the combined signal, the DA conversion speed is determined by the number of upper digit bits. The speed increases by the number of bits in the lower digit.

更に、ＤＡ変換精度は上位桁と下位桁を加算したビット
数で決まるため、精度も良く、従って、従来のパルス幅
変調形ＤＡ変換器に比べ、高速度で且つ高精度の特性を
有するＤＡ変換器を実現できる。Furthermore, the accuracy of DA conversion is determined by the number of bits added to the upper and lower digits, so the accuracy is good, and therefore, compared to conventional pulse width modulation type DA converters, DA conversion has characteristics of high speed and high precision. It is possible to realize a vessel.

又、下位桁には抵抗回路網を使用しているため、回路構
成が簡単となり、ＩＣ化に最適となる。Furthermore, since a resistor network is used for the lower digits, the circuit configuration is simple and is ideal for IC implementation.

[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の具体回路図、第３図（イ）〜（男は第
２図の具体回路の動作を示すタイミングチャート、第４
図は本発明の他の実施例を示すブロック図である。主な図番の説明（１−”ルス幅変調回路、　（２１（１？）・・・プロ
ゲラマフ゛ルカウンタ、　（３）（１８）・・・（２”
−１）検出回路、（４）（財）・・・ＲＳフリップフロ
ップ、　（６）・・・抵抗回路網形ＤＡ変換回路、　（
７）・・・タイムスロット信号発生回路、　（団・・・
合成回路、　（９）ＱＯ）（２η（２帽・・アナログス
イッチ、　呟・・積分回路、　α６）・・・Ｒ−２Ｒ梯
子型抵抗回路網、　■・・・カウンタ、　（／ＩＥ＋・
・・カウンタ、（４７）・・・一致回路、　（４ネ・・
・禁止回路。Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a specific circuit diagram of the embodiment of Fig. 1, and Figs. Timing chart, 4th
The figure is a block diagram showing another embodiment of the present invention. Explanation of the main drawing numbers (1-" pulse width modulation circuit, (21 (1?)...Programmer counter, (3) (18)... (2")
-1) Detection circuit, (4)...RS flip-flop, (6)...Resistor network type DA conversion circuit, (
7)...Time slot signal generation circuit, (group...
Synthesis circuit, (9) QO) (2η (2 caps...analog switch, mutter...integrator circuit, α6)...R-2R ladder type resistance network, ■...counter, (/IE+...
... Counter, (47) ... Matching circuit, (4...
・Prohibited circuit.

Claims

[Claims]

(1) A DA converter that converts an n-bit digital signal into an analog signal, including a resistor network type DA converter circuit that converts the lower m bits of the digital signal into an analog signal, and the n-bit digital signal. a pulse width modulation circuit that inputs a digital signal of the upper (nm) bits of and generates a pulse signal with a pulse width corresponding to the digital signal, a time slot signal generation circuit that generates a time slot signal, and a time slot signal generation circuit that generates a time slot signal; a synthesizing circuit that derives the output signal of the resistor network type DA converter circuit for a period determined by the slot signal and synthesizes the derived output signal and the output signal of the pulse width modulation circuit; A DA converter comprising an integrating circuit that integrates a signal.