JPS59201519A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JPS59201519A JPS59201519A JP7596583A JP7596583A JPS59201519A JP S59201519 A JPS59201519 A JP S59201519A JP 7596583 A JP7596583 A JP 7596583A JP 7596583 A JP7596583 A JP 7596583A JP S59201519 A JPS59201519 A JP S59201519A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
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- 238000003786 synthesis reaction Methods 0.000 abstract description 6
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- 238000010586 diagram Methods 0.000 description 6
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- 239000002131 composite material Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
信）産業上の利用分野
本発明は、デジタル信号をアナログ信号に変換するＤＡ
変換器に係り、特に、ＶＴＲのデジタルサーボ制御回路
に好適なりＡ変換器に関する。
変換器に係り、特に、ＶＴＲのデジタルサーボ制御回路
に好適なりＡ変換器に関する。
（ロ）従来技術
従来、ＶＴＲのデジタルサーボ制御回路のＤＡ変換器と
しては、入力デジタル信号に応じたパルス幅のパルス信
号を発生するパルス幅変調回路を用い、このパルス信号
を積分器で積分することにより、入力デジタル信号をア
ナログ信号に変換するパルス幅変調形（ＰＷＭ形）ＤＡ
変換器が使用されていた。
しては、入力デジタル信号に応じたパルス幅のパルス信
号を発生するパルス幅変調回路を用い、このパルス信号
を積分器で積分することにより、入力デジタル信号をア
ナログ信号に変換するパルス幅変調形（ＰＷＭ形）ＤＡ
変換器が使用されていた。
ところが、ＶＴＲのデジタルサーボのような速度制御系
では、速い応答と高精度が要求されるため、これらを満
足させるためには、入力デジタル信号のビットを増やし
、且つ、パルス幅変調回路の制御を行う基準クロックパ
ルスの周波数を上げなくてはならない。
では、速い応答と高精度が要求されるため、これらを満
足させるためには、入力デジタル信号のビットを増やし
、且つ、パルス幅変調回路の制御を行う基準クロックパ
ルスの周波数を上げなくてはならない。
然しながう、入力デジタル信号のビットを増やすと、パ
ルス幅変調回路の出力パルス信号の周期が長くなり、入
力デジタル信号の変化に対する応答が遅くなってしまう
という欠点があった。又、基準クロックパルスの周波数
を上げようとしても、ＩＣ化した場合は、その周波数は
ＩＣの最高動作周波数で制ア東されてしまうため、あま
り高速にはできないという問題があった。
ルス幅変調回路の出力パルス信号の周期が長くなり、入
力デジタル信号の変化に対する応答が遅くなってしまう
という欠点があった。又、基準クロックパルスの周波数
を上げようとしても、ＩＣ化した場合は、その周波数は
ＩＣの最高動作周波数で制ア東されてしまうため、あま
り高速にはできないという問題があった。
（ハ）発明の目的
本発明は、抵抗回路網方式とパルス幅変調方式とを時分
割制御する新規なりＡ変換器を提供し、高速度で且つ高
精度のＤＡ変換器を実現することを目的とするものであ
る。
割制御する新規なりＡ変換器を提供し、高速度で且つ高
精度のＤＡ変換器を実現することを目的とするものであ
る。
に）発明の構成
本発明は、ｎビットのデジタル信号をアナログ信号に変
換するＤＡ変換器において、前記デジタル信号の下位ｍ
ビットのデジタル信号をアナログ信号に変換する抵抗回
路網形ＤＡ変換回路と、前記ｎビットのデジタル信号の
上位（ｎ−ｍ）ビットのデジタル信号を入力し、該デジ
タル信号に応じたパルス幅のパルス信号を発生するパル
ス幅変調回路と、タイムスロット信号を発生するタイム
スロット信号発生回路と、該タイムスロット信号例より
定まる期間前記抵抗回路網形ＤＡ変換回路の出力信号を
導出し、該導出された出力信号と前記パルス幅変調回路
の出力信号とを合成する合成回路と、該合成回路で合成
された信号を積分する積分回路とより構成したＤＡ変換
回路である。
換するＤＡ変換器において、前記デジタル信号の下位ｍ
ビットのデジタル信号をアナログ信号に変換する抵抗回
路網形ＤＡ変換回路と、前記ｎビットのデジタル信号の
上位（ｎ−ｍ）ビットのデジタル信号を入力し、該デジ
タル信号に応じたパルス幅のパルス信号を発生するパル
ス幅変調回路と、タイムスロット信号を発生するタイム
スロット信号発生回路と、該タイムスロット信号例より
定まる期間前記抵抗回路網形ＤＡ変換回路の出力信号を
導出し、該導出された出力信号と前記パルス幅変調回路
の出力信号とを合成する合成回路と、該合成回路で合成
された信号を積分する積分回路とより構成したＤＡ変換
回路である。
（ホ）実施例
第１図は、本発明の一実施例を示すブロック図であり、
（１）はプログラマブルカウンタ（２）、（２”−１）
検出回路（３）、ＲＳフリップフロップ（４）及びプリ
セットイイ・−プル信号発生回路（５）より構成され、
ｎビットの入力デジタル信号のうち上位（ｎ、）ビット
のデジタル信号を入力し、基準クロックＣＴＪＫＶＣ基
づいて、入力デジタル信号に応じたパルス幅のパルス信
号を発生するパルス幅変調回路、（６）は入力デジタル
信号のうち下位ｍビットのデジタル信号を入力し、この
デジタル信号をアナログ信号に変換する抵抗回路網形Ｄ
Ａ変換回路、（７）は基準クロックＣＬＫに基づいて、
タイムスロット信号を発生するタイムスロット信号発生
回路、（６）はアナログスイッチ（９）、（１０）及び
インバータ０１）より構成され、タイムスロット信号に
より定まる期間抵抗回路網形ＤＡ変換回路（６）の出力
信号を導出し、導出された出力信号とパルス幅変調回路
の出力信号とを合成する合成回路、卸は抵抗（１３）及
びコンデンサ（１４）で構成され、合成信号を積分する
積分回路である。
（１）はプログラマブルカウンタ（２）、（２”−１）
検出回路（３）、ＲＳフリップフロップ（４）及びプリ
セットイイ・−プル信号発生回路（５）より構成され、
ｎビットの入力デジタル信号のうち上位（ｎ、）ビット
のデジタル信号を入力し、基準クロックＣＴＪＫＶＣ基
づいて、入力デジタル信号に応じたパルス幅のパルス信
号を発生するパルス幅変調回路、（６）は入力デジタル
信号のうち下位ｍビットのデジタル信号を入力し、この
デジタル信号をアナログ信号に変換する抵抗回路網形Ｄ
Ａ変換回路、（７）は基準クロックＣＬＫに基づいて、
タイムスロット信号を発生するタイムスロット信号発生
回路、（６）はアナログスイッチ（９）、（１０）及び
インバータ０１）より構成され、タイムスロット信号に
より定まる期間抵抗回路網形ＤＡ変換回路（６）の出力
信号を導出し、導出された出力信号とパルス幅変調回路
の出力信号とを合成する合成回路、卸は抵抗（１３）及
びコンデンサ（１４）で構成され、合成信号を積分する
積分回路である。
第２図は、第１図に示したＤＡ変換器の具体回路図であ
り、（１５ａ）〜（１５ｃ）は下位３ビツトのデジタル
信号り、〜Ｄ３を各々入力する入力端子、（１５ｄ）〜
（１５ｋ）は上位８ビツトのデジタル信号Ｄ４〜Ｄ１１
を各々入力する入力端子、（１６）は３ビツトのＲ−２
Ｒ梯子型抵抗回路網、＜１７）はＴフリップフロップよ
り構成され、基準クロックＣＬＫをカウントする８ビツ
トのプログラマブルカウンタ、α□□□ハＮＮＮＤケー
トａ９１及ヒ（２０）、インバー タ（２１）及ヒ＠、
Ｄフリップフロップ０３）より構成され、プログラマブ
ルカウンタＵの内容がｌ−２”−ＩＪになったことを検
出する（２”−１）検出回路、（至）は２つのＮＯＲゲ
ートＩ２５）及び（２６）より構成されたＲＳフリップ
フロップ、（２７）及び（２肌まアナログスイッチ、り
はプログラマブルカウンタ■と同一ビット数、即ち、８
ビツトのカウンタであり、Ｄフリップフロッグ（転））
Ｃ３Ｉ）Ｃ３３，ＮＡＮＤケ）Ｃ３３１Ｃ３１及ヒイｙ
ハ−タＣ（５）（，３ｆｉ）ハ、カウンタりの出力信号
ＲＥＦに基づいて、プリセットイネーブル信号ＰＥＳ及
びタイムスロット信号ＣＴＬを切り出す切出し回路であ
る。
り、（１５ａ）〜（１５ｃ）は下位３ビツトのデジタル
信号り、〜Ｄ３を各々入力する入力端子、（１５ｄ）〜
（１５ｋ）は上位８ビツトのデジタル信号Ｄ４〜Ｄ１１
を各々入力する入力端子、（１６）は３ビツトのＲ−２
Ｒ梯子型抵抗回路網、＜１７）はＴフリップフロップよ
り構成され、基準クロックＣＬＫをカウントする８ビツ
トのプログラマブルカウンタ、α□□□ハＮＮＮＤケー
トａ９１及ヒ（２０）、インバー タ（２１）及ヒ＠、
Ｄフリップフロップ０３）より構成され、プログラマブ
ルカウンタＵの内容がｌ−２”−ＩＪになったことを検
出する（２”−１）検出回路、（至）は２つのＮＯＲゲ
ートＩ２５）及び（２６）より構成されたＲＳフリップ
フロップ、（２７）及び（２肌まアナログスイッチ、り
はプログラマブルカウンタ■と同一ビット数、即ち、８
ビツトのカウンタであり、Ｄフリップフロッグ（転））
Ｃ３Ｉ）Ｃ３３，ＮＡＮＤケ）Ｃ３３１Ｃ３１及ヒイｙ
ハ−タＣ（５）（，３ｆｉ）ハ、カウンタりの出力信号
ＲＥＦに基づいて、プリセットイネーブル信号ＰＥＳ及
びタイムスロット信号ＣＴＬを切り出す切出し回路であ
る。
更圧、０７１（３８１（３９１はＮ Ａ、 Ｎ Ｄゲー
ト、（４０１（４１ＸＱｍ−インバータ、０３）はＯＲ
ゲート、（４４）は基準クロックＣＬＫを入力するクロ
ック入力端子、（４５１は出力端子であり、この出力端
子（４（ト）に積分回路が接続される。
ト、（４０１（４１ＸＱｍ−インバータ、０３）はＯＲ
ゲート、（４４）は基準クロックＣＬＫを入力するクロ
ック入力端子、（４５１は出力端子であり、この出力端
子（４（ト）に積分回路が接続される。
次に、第３図のタイミングチャートを参照しながら、第
２図の具体回路の動作について説明する。
２図の具体回路の動作について説明する。
先ず、カウンタりがＯＲゲート（４９を介して印加され
る基準クロックＣＬＫをカウントし、その内容が「２”
−１１から「２ 」に変化すると、最終段のＴフリップ
フロップの出力信号ＲＥＦは、第３図（ハ）の如く「Ｈ
」となる。このため、次の基準クロックＣＬＫの立ち下
がりでＤフリップフロップＣ３０）のＱ出力が立ち上が
り、更に次の基準クロックＣＬＫの立ち下がりでＤフリ
ラグフロップ（３１ｉのＱ出力が立ち上がる。従って、
プリセットイネープル信号ＰＥＳは、第３図（勾の如く
、２クロツク分子ＨＪとなり、タイムスロット信号ＣＴ
Ｌは、第３図（イ）の゛如く１クロツク分子ＨＪとなる
。
る基準クロックＣＬＫをカウントし、その内容が「２”
−１１から「２ 」に変化すると、最終段のＴフリップ
フロップの出力信号ＲＥＦは、第３図（ハ）の如く「Ｈ
」となる。このため、次の基準クロックＣＬＫの立ち下
がりでＤフリップフロップＣ３０）のＱ出力が立ち上が
り、更に次の基準クロックＣＬＫの立ち下がりでＤフリ
ラグフロップ（３１ｉのＱ出力が立ち上がる。従って、
プリセットイネープル信号ＰＥＳは、第３図（勾の如く
、２クロツク分子ＨＪとなり、タイムスロット信号ＣＴ
Ｌは、第３図（イ）の゛如く１クロツク分子ＨＪとなる
。
プリセットイネーブル信号ＰＥＳがｒＨＪとなると、プ
ログラマブルカウンタａ７）には、上位８ビツトのデジ
タル信号Ｄ４〜Ｄ、１がプリセットされ、その内容がｒ
ＮＪとなる。そして、プリセットイネーブル信号ＰＥＳ
がｒＬＪとなった後、基準クロックのカウントを開始し
、その内容ＣＴＲは順次アップして行く（第３図（ホ）
）。又、プリセットイネーブル信号ＰＥＳはＯＲゲー）
（４３１に入力されているため、信号ＰＥＳがｒＨＪ
の期間はＯＲゲート（４りの出力信号ＲＣＬも第３図（
ロ）の如（「Ｈ」となり、この期間カウンタ睡は停止す
る。そして、プログラマブルカウンタりと同時に、「２
ｎ−１」からカウントを再開する。
ログラマブルカウンタａ７）には、上位８ビツトのデジ
タル信号Ｄ４〜Ｄ、１がプリセットされ、その内容がｒ
ＮＪとなる。そして、プリセットイネーブル信号ＰＥＳ
がｒＬＪとなった後、基準クロックのカウントを開始し
、その内容ＣＴＲは順次アップして行く（第３図（ホ）
）。又、プリセットイネーブル信号ＰＥＳはＯＲゲー）
（４３１に入力されているため、信号ＰＥＳがｒＨＪ
の期間はＯＲゲート（４りの出力信号ＲＣＬも第３図（
ロ）の如（「Ｈ」となり、この期間カウンタ睡は停止す
る。そして、プログラマブルカウンタりと同時に、「２
ｎ−１」からカウントを再開する。
尚、プログラマブルカウンタ０及びカウンタりのビット
数は８ビツトであり、１周期の間に基準クロックＣＬＫ
を２＝２５６だけカウントするよう構成されており、こ
れに対し、タイムスロット信号ＣＴＬのタイムスロット
Ｔ８を、基準クロックＣＬＫの１周期分に設定している
。即ち、タイムスロットを上位８ビツトのデジタル信号
の最／Ｊ’１単位の時間幅に設定している。
数は８ビツトであり、１周期の間に基準クロックＣＬＫ
を２＝２５６だけカウントするよう構成されており、こ
れに対し、タイムスロット信号ＣＴＬのタイムスロット
Ｔ８を、基準クロックＣＬＫの１周期分に設定している
。即ち、タイムスロットを上位８ビツトのデジタル信号
の最／Ｊ’１単位の時間幅に設定している。
ところで、プリセットイネーブル信号ＰＥＳがｒＨＪの
期間は、ＮＡＮＤゲートＧη〜鰻を介して、下位ｍビッ
トのデジタル信号Ｄ１〜Ｄ３がＲ−２Ｒ梯子型抵抗回路
網α０に入力されるので、ここで、入力デジタル信号は
アナログ信号ＲＯに変換される。又、プリセントイネー
ブル信号ＰＥＳが立ち上がると、ＲＳフリップフロップ
（ハ）はりセットされるので、その出力ＦＦＱは、第３
図（ト）の如く「Ｌ」となる。
期間は、ＮＡＮＤゲートＧη〜鰻を介して、下位ｍビッ
トのデジタル信号Ｄ１〜Ｄ３がＲ−２Ｒ梯子型抵抗回路
網α０に入力されるので、ここで、入力デジタル信号は
アナログ信号ＲＯに変換される。又、プリセントイネー
ブル信号ＰＥＳが立ち上がると、ＲＳフリップフロップ
（ハ）はりセットされるので、その出力ＦＦＱは、第３
図（ト）の如く「Ｌ」となる。
ここで、アナログスイッチ（５）及び（支））は、各々
、プリセットイネーブル信号ＰＥＳ及びタイムスロット
信号ＣＴＬにより制御されるので、プリセットイネーブ
ル信号ＰＥＳが立ち上がって、１クロツクの期間ＴＴ１
は、アナログスイッチ（５）及び（２８）は共にオフと
なり、出力信号ＤＡＯはハイインピーダンス状態となり
、出力端子（４５）に接続される積分回路の状態は、こ
の期間Ｔ７では変化しない。ところが、タイムスロット
ＴＲの間は、アナログスイッチ（２８）のみがオンする
ので、下位３ピツトに対応するアナログ出力信号ＲＯが
、第３図（男に示すように、出力端子（４（５）に導出
される。
、プリセットイネーブル信号ＰＥＳ及びタイムスロット
信号ＣＴＬにより制御されるので、プリセットイネーブ
ル信号ＰＥＳが立ち上がって、１クロツクの期間ＴＴ１
は、アナログスイッチ（５）及び（２８）は共にオフと
なり、出力信号ＤＡＯはハイインピーダンス状態となり
、出力端子（４５）に接続される積分回路の状態は、こ
の期間Ｔ７では変化しない。ところが、タイムスロット
ＴＲの間は、アナログスイッチ（２８）のみがオンする
ので、下位３ピツトに対応するアナログ出力信号ＲＯが
、第３図（男に示すように、出力端子（４（５）に導出
される。
そして、タイムスロット信号ＣＴＬ及びプリ七ソ トイ
ネーブル信号ＰＥＳがｒＬＪとなると、アナログスイッ
チ（２８）がオフし、アナログスイッチ（５）がオンす
るので、出力端子（４５）にはＲＳフリップフロップ（
財）の出力信号ＦＦＱが導出されることとなる。
ネーブル信号ＰＥＳがｒＬＪとなると、アナログスイッ
チ（２８）がオフし、アナログスイッチ（５）がオンす
るので、出力端子（４５）にはＲＳフリップフロップ（
財）の出力信号ＦＦＱが導出されることとなる。
プログラマブルカウンタＵ及びカウンタ（イ）のカウン
トが進み、カウンタ呻の内容がｒＯＪになると、出力信
号ＲＥＦは「Ｌ」となり、更にカウントが進み、プログ
ラマブルカウンタ０の内容がｒ２′１−３Ｊとなると、
次の基準クロックＣＬＫの立ち下がりでＤフリノグフロ
ノプ（ハ）の出力ＦＦＳが「１■」となるので（第３図
（へ））、ＲＳフリップフロップ（へ）がセットされ、
出力ＦＦＱがｒＨＪとなる（第３図（ト））。そして、
プログラマブルカウンタＵはｒＯＪから再びカウントア
ツプして行く。
トが進み、カウンタ呻の内容がｒＯＪになると、出力信
号ＲＥＦは「Ｌ」となり、更にカウントが進み、プログ
ラマブルカウンタ０の内容がｒ２′１−３Ｊとなると、
次の基準クロックＣＬＫの立ち下がりでＤフリノグフロ
ノプ（ハ）の出力ＦＦＳが「１■」となるので（第３図
（へ））、ＲＳフリップフロップ（へ）がセットされ、
出力ＦＦＱがｒＨＪとなる（第３図（ト））。そして、
プログラマブルカウンタＵはｒＯＪから再びカウントア
ツプして行く。
その後、カウンタりの内容が「２ｎ−１」になると、再
び出力信号ＲＥＦが「Ｈ」となり、これに伴って、プリ
セットイネーブル信号ＰＥＳ及びタイムスロット信号Ｃ
ＴＬが、前述と同様出力される。
び出力信号ＲＥＦが「Ｈ」となり、これに伴って、プリ
セットイネーブル信号ＰＥＳ及びタイムスロット信号Ｃ
ＴＬが、前述と同様出力される。
尚、プログラマブルカウンタ卸とカウンタに）は同一ビ
ットで構成され、同時にカウントを開始するため、ｒＮ
−ＩＪまでカウントを行なった後、プリセットが再開さ
れる。又、前述したように、プリセットイネーブル信号
ＰＥＳがｒＨＪとなると、アナログスイッチ（５）がオ
フする。
ットで構成され、同時にカウントを開始するため、ｒＮ
−ＩＪまでカウントを行なった後、プリセットが再開さ
れる。又、前述したように、プリセットイネーブル信号
ＰＥＳがｒＨＪとなると、アナログスイッチ（５）がオ
フする。
以上説明したように、アナログスイッチ□□□から出力
されるパルス信号は、その周期ＴＰが基準クロックＣＬ
Ｋの２＝２５６分であり、プログラマブルカウンタ卸の
内容ＣＴＲが、上位８ビツトのデジタル信号Ｄ４〜Ｄ１
１の値Ｎから２ｎ−１までの間は「Ｌ」で、０からＮ−
１までの間は（−Ｈ」となり、デジタル信号の値Ｎが太
きければｒ ＨＪの期間が長（なる。即ち、上位８ビツ
トのデジタル信号に応じたパルス幅となる。又、アナロ
グスイノチ（２８）から出力されるパルス信号は、その
パルス幅Ｔ１は基準クロックＣＬ Ｋの１クロック分、
即ち、上位８ビツトのデジタル信号の最小単位時間幅で
あり、その振幅ｖ８は、ｒＨＪレベルに対応する電圧Ｖ
ＤＤを、下位３ビツトのデジタル信号り、〜Ｄ３に応じ
て分圧した電圧値となる。例えば、（ＤＩ Ｄ２ Ｄｓ
）が（１０１）のときは、振幅ｖＲは、５ｘＶＤＤ／
２３となる。そして、両アナログスイッチ（２７）及び
（至）の出力パルス信号は、ワイヤードＯＲゲートによ
り合成され、合成信号が出方端子（４５）に得られる。
されるパルス信号は、その周期ＴＰが基準クロックＣＬ
Ｋの２＝２５６分であり、プログラマブルカウンタ卸の
内容ＣＴＲが、上位８ビツトのデジタル信号Ｄ４〜Ｄ１
１の値Ｎから２ｎ−１までの間は「Ｌ」で、０からＮ−
１までの間は（−Ｈ」となり、デジタル信号の値Ｎが太
きければｒ ＨＪの期間が長（なる。即ち、上位８ビツ
トのデジタル信号に応じたパルス幅となる。又、アナロ
グスイノチ（２８）から出力されるパルス信号は、その
パルス幅Ｔ１は基準クロックＣＬ Ｋの１クロック分、
即ち、上位８ビツトのデジタル信号の最小単位時間幅で
あり、その振幅ｖ８は、ｒＨＪレベルに対応する電圧Ｖ
ＤＤを、下位３ビツトのデジタル信号り、〜Ｄ３に応じ
て分圧した電圧値となる。例えば、（ＤＩ Ｄ２ Ｄｓ
）が（１０１）のときは、振幅ｖＲは、５ｘＶＤＤ／
２３となる。そして、両アナログスイッチ（２７）及び
（至）の出力パルス信号は、ワイヤードＯＲゲートによ
り合成され、合成信号が出方端子（４５）に得られる。
従って、合成信号としては、第３図（男に示すように、
周期ＴがＴＲ＋Ｔ、であり、振幅が■ＤＤで、パルス幅
が上位８ビツトのデジタル信号Ｄ４〜ＤＩＩに対応した
パルス信号と、振幅が電圧■ＤＤを下位３ビツトのデジ
タル信号Ｄ１〜Ｄ３に応じて分圧した電圧値で、パルス
幅が上位８ビツトのデジタル信号の最小単位時間幅であ
るパルス信号とを合成した出力信号となる。このため、
合成信号ＤＡＯの分解能は、周期Ｔが基準クロックＣＬ
Ｋの約２倍であるにもかかわらず、２３×２８−２１′
分の１となる。
周期ＴがＴＲ＋Ｔ、であり、振幅が■ＤＤで、パルス幅
が上位８ビツトのデジタル信号Ｄ４〜ＤＩＩに対応した
パルス信号と、振幅が電圧■ＤＤを下位３ビツトのデジ
タル信号Ｄ１〜Ｄ３に応じて分圧した電圧値で、パルス
幅が上位８ビツトのデジタル信号の最小単位時間幅であ
るパルス信号とを合成した出力信号となる。このため、
合成信号ＤＡＯの分解能は、周期Ｔが基準クロックＣＬ
Ｋの約２倍であるにもかかわらず、２３×２８−２１′
分の１となる。
ここで、入力デジタル信号のビット数を１１ピントとし
、基準クロックＣＬＫを同一周波数とした場合、従来の
パルス幅変調形ＤＡ変換器では、その周期は２＝２ Ｘ
８となり、本実施の約８倍となる。即ち、本実施例は、
従来に比べかなり高速で動作させることができる。又、
従来のパルス幅変調形ＤＡ変換器で、出力パルス信号の
周期を、本実施例とほぼ同様に、基準クロックＣＬＫの
周期の２ 倍に選べば、入力デジタル信号のビット数を
８ビツトにしなくてはならない。即ち、本実施例は、従
来に比べがなり高精度のＤＡ変換器が実現できることと
なる。
、基準クロックＣＬＫを同一周波数とした場合、従来の
パルス幅変調形ＤＡ変換器では、その周期は２＝２ Ｘ
８となり、本実施の約８倍となる。即ち、本実施例は、
従来に比べかなり高速で動作させることができる。又、
従来のパルス幅変調形ＤＡ変換器で、出力パルス信号の
周期を、本実施例とほぼ同様に、基準クロックＣＬＫの
周期の２ 倍に選べば、入力デジタル信号のビット数を
８ビツトにしなくてはならない。即ち、本実施例は、従
来に比べがなり高精度のＤＡ変換器が実現できることと
なる。
第４図は、本発明の他の実施例を示すブロック図であり
、第１図の実施例とは、パルス幅変調回路（刀の構成が
異なるものであり、同一４′４４成には同一符号を付し
ている。
、第１図の実施例とは、パルス幅変調回路（刀の構成が
異なるものであり、同一４′４４成には同一符号を付し
ている。
第４図のパルス幅変調回路（刀は、クロックパルスＣＬ
Ｋをカウントするカウンタ（４Ｇ）と、上位（ｎ−ｎ〕
）ヒツトのデジタル信号とカウンタ（４６）の内容を比
較し、一致したとき出力を発生する一致回路（４ｎト、
（２ｎ−１） 検出１（３）ト、Ｒ８７！ｊ：ｙプフロ
ノグ（４）と、禁止回路（４ｇ）とで構成されており、
一致回路（４７）の出力でＲＳフリップフロップ（４）
をセットし、（２”−１）検出回路（３）の出力でＲＳ
フリップフロップ（４）をリセットすることにより、Ｒ
Ｓフリ、・プフロノプ（４）のＱ出力として、上位（ｎ
−ｍ）ビットのデジタル信号に応じたパルス幅のパルス
信号を得るようにしている。即ち、このパルス信号は、
カウンタ顛の内容が０から上位（ｎ−ｍ）ビットのデジ
タル信号の値Ｎまでの間ｒ ＨＪとなり、Ｎ＋１から２
ｎ−１までの間「Ｌ」となる。
Ｋをカウントするカウンタ（４Ｇ）と、上位（ｎ−ｎ〕
）ヒツトのデジタル信号とカウンタ（４６）の内容を比
較し、一致したとき出力を発生する一致回路（４ｎト、
（２ｎ−１） 検出１（３）ト、Ｒ８７！ｊ：ｙプフロ
ノグ（４）と、禁止回路（４ｇ）とで構成されており、
一致回路（４７）の出力でＲＳフリップフロップ（４）
をセットし、（２”−１）検出回路（３）の出力でＲＳ
フリップフロップ（４）をリセットすることにより、Ｒ
Ｓフリ、・プフロノプ（４）のＱ出力として、上位（ｎ
−ｍ）ビットのデジタル信号に応じたパルス幅のパルス
信号を得るようにしている。即ち、このパルス信号は、
カウンタ顛の内容が０から上位（ｎ−ｍ）ビットのデジ
タル信号の値Ｎまでの間ｒ ＨＪとなり、Ｎ＋１から２
ｎ−１までの間「Ｌ」となる。
そして、タイムスロット信号がｒＨＪの期間、抵抗回路
形ＤＡ変換回路（６）の出力信号を導出させ、「Ｌ」の
期間、パルス幅変調回路（、Ｌ）の出力信号を導出させ
、これらの信号を合成している。尚、アナログスイッチ
（９）をオンさせている期間は、カウンタ（４６）を停
止させておく必要があり、このため、禁止回路（４１）
で基準クロックＣＬＫのカウンタ（４６）への印加を禁
止している。
形ＤＡ変換回路（６）の出力信号を導出させ、「Ｌ」の
期間、パルス幅変調回路（、Ｌ）の出力信号を導出させ
、これらの信号を合成している。尚、アナログスイッチ
（９）をオンさせている期間は、カウンタ（４６）を停
止させておく必要があり、このため、禁止回路（４１）
で基準クロックＣＬＫのカウンタ（４６）への印加を禁
止している。
ところで、第２図において、Ｒ−２ＦＬ梯子型抵抗回路
網００の入力側に、ＮＡＮＤゲートＣ３７）（支）ｉ
４３９１を設け、これらをプリセットイネーブル信号Ｐ
ＥＳで制御するようにしたが、これは、必要なときのみ
抵抗回路網（１６）に電流を流すようにするためである
。そして、このように、プリセットイネーブル信号ＰＥ
Ｓで、抵抗回路網（Ｉ６）によるＤＡ変換を開始させる
ようにしたので、ＤＡ変換出力が十分安定した後出力端
子（４５）に導出させるようにするため、第２図の実施
例では、タイムスロット信号ＣＴＬの発生の前に、ハイ
インピーダンス状態を設けている。従って第４図におい
ても、アナログスイッチ００）及び禁止回路０８）をタ
イムスロット信号ではなく、第３図（ロ）のプリセット
イネーブル信号Ｐ Ｅ Ｓのように、タイムスロット信
号を含むより長いパルス幅の信号で制御するようにして
も良い。
網００の入力側に、ＮＡＮＤゲートＣ３７）（支）ｉ
４３９１を設け、これらをプリセットイネーブル信号Ｐ
ＥＳで制御するようにしたが、これは、必要なときのみ
抵抗回路網（１６）に電流を流すようにするためである
。そして、このように、プリセットイネーブル信号ＰＥ
Ｓで、抵抗回路網（Ｉ６）によるＤＡ変換を開始させる
ようにしたので、ＤＡ変換出力が十分安定した後出力端
子（４５）に導出させるようにするため、第２図の実施
例では、タイムスロット信号ＣＴＬの発生の前に、ハイ
インピーダンス状態を設けている。従って第４図におい
ても、アナログスイッチ００）及び禁止回路０８）をタ
イムスロット信号ではなく、第３図（ロ）のプリセット
イネーブル信号Ｐ Ｅ Ｓのように、タイムスロット信
号を含むより長いパルス幅の信号で制御するようにして
も良い。
（へ）発明の効果
本発明によるＤＡ変換器は、入力デジタル信号を上位桁
と下位桁に２分割し、上位桁にパルス幅変調方式を、そ
して、下位桁に抵抗回路網方式を採用し、タイムスロッ
ト信号に基づいて両方式の出力信号を合成し、合成信号
を積分することにより、入力デジタル信号をアナログ信
号に変換するようにしたので、ＤＡ変換速度は、上位桁
のビット数で決まり、下位桁のビット数だけ速くなる。
と下位桁に２分割し、上位桁にパルス幅変調方式を、そ
して、下位桁に抵抗回路網方式を採用し、タイムスロッ
ト信号に基づいて両方式の出力信号を合成し、合成信号
を積分することにより、入力デジタル信号をアナログ信
号に変換するようにしたので、ＤＡ変換速度は、上位桁
のビット数で決まり、下位桁のビット数だけ速くなる。
更に、ＤＡ変換精度は上位桁と下位桁を加算したビット
数で決まるため、精度も良く、従って、従来のパルス幅
変調形ＤＡ変換器に比べ、高速度で且つ高精度の特性を
有するＤＡ変換器を実現できる。
数で決まるため、精度も良く、従って、従来のパルス幅
変調形ＤＡ変換器に比べ、高速度で且つ高精度の特性を
有するＤＡ変換器を実現できる。
又、下位桁には抵抗回路網を使用しているため、回路構
成が簡単となり、ＩＣ化に最適となる。
成が簡単となり、ＩＣ化に最適となる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の具体回路図、第３図（イ）〜（男は第
２図の具体回路の動作を示すタイミングチャート、第４
図は本発明の他の実施例を示すブロック図である。 主な図番の説明 （１−”ルス幅変調回路、 （２１（１？）・・・プロ
ゲラマフ゛ルカウンタ、 （３）（１８）・・・（２”
−１）検出回路、（４）（財）・・・ＲＳフリップフロ
ップ、 （６）・・・抵抗回路網形ＤＡ変換回路、 （
７）・・・タイムスロット信号発生回路、 （団・・・
合成回路、 （９）ＱＯ）（２η（２帽・・アナログス
イッチ、 呟・・積分回路、 α６）・・・Ｒ−２Ｒ梯
子型抵抗回路網、 ■・・・カウンタ、 （／ＩＥ＋・
・・カウンタ、（４７）・・・一致回路、 （４ネ・・
・禁止回路。
第１図の実施例の具体回路図、第３図（イ）〜（男は第
２図の具体回路の動作を示すタイミングチャート、第４
図は本発明の他の実施例を示すブロック図である。 主な図番の説明 （１−”ルス幅変調回路、 （２１（１？）・・・プロ
ゲラマフ゛ルカウンタ、 （３）（１８）・・・（２”
−１）検出回路、（４）（財）・・・ＲＳフリップフロ
ップ、 （６）・・・抵抗回路網形ＤＡ変換回路、 （
７）・・・タイムスロット信号発生回路、 （団・・・
合成回路、 （９）ＱＯ）（２η（２帽・・アナログス
イッチ、 呟・・積分回路、 α６）・・・Ｒ−２Ｒ梯
子型抵抗回路網、 ■・・・カウンタ、 （／ＩＥ＋・
・・カウンタ、（４７）・・・一致回路、 （４ネ・・
・禁止回路。
Claims (1)
- （１）ｎビットのデジタル信号をアナログ信号に変換す
るＤＡ変換器において、前記デジタル信号の下位ｍビッ
トのデジタル信号をアナログ信号に変換する抵抗回路網
形ＤＡ変換回路と、前記ｎビットのデジタル信号の上位
（ｎ−ｍ）ビットのデジタル信号を入力し、該デジタル
信号に応じたパルス幅のパルス信号を発生するパルス幅
変調回路と、タイムスロット信号を発生するタイムスロ
ット信号発生回路と、該タイムスロット信号により定ま
る期間前記抵抗回路網形ＤＡ変換回路の出力信号を導出
し、該導出された出力信号と前記パルス幅変調回路の出
力信号とを合成する合成回路と、該合成回路で合成され
た信号を積分する積分回路とを有することを特徴とした
ＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7596583A JPS59201519A (ja) | 1983-04-28 | 1983-04-28 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7596583A JPS59201519A (ja) | 1983-04-28 | 1983-04-28 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201519A true JPS59201519A (ja) | 1984-11-15 |
| JPH0519330B2 JPH0519330B2 (ja) | 1993-03-16 |
Family
ID=13591438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7596583A Granted JPS59201519A (ja) | 1983-04-28 | 1983-04-28 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201519A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132221A (ja) * | 1987-11-18 | 1989-05-24 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| EP0324114A3 (de) * | 1988-01-14 | 1992-02-05 | Bodenseewerk Gerätetechnik GmbH | Digital-Analog-Wandleranordnung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181551A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | Fukugoki |
| JPS5610738A (en) * | 1979-07-09 | 1981-02-03 | Yokogawa Hokushin Electric Corp | Digital-to-analog converter |
| JPS56147519A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Digital-to-analog converter |
-
1983
- 1983-04-28 JP JP7596583A patent/JPS59201519A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181551A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | Fukugoki |
| JPS5610738A (en) * | 1979-07-09 | 1981-02-03 | Yokogawa Hokushin Electric Corp | Digital-to-analog converter |
| JPS56147519A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Digital-to-analog converter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132221A (ja) * | 1987-11-18 | 1989-05-24 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| EP0324114A3 (de) * | 1988-01-14 | 1992-02-05 | Bodenseewerk Gerätetechnik GmbH | Digital-Analog-Wandleranordnung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519330B2 (ja) | 1993-03-16 |
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