JPS59201522A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS59201522A JPS59201522A JP58074984A JP7498483A JPS59201522A JP S59201522 A JPS59201522 A JP S59201522A JP 58074984 A JP58074984 A JP 58074984A JP 7498483 A JP7498483 A JP 7498483A JP S59201522 A JPS59201522 A JP S59201522A
- Authority
- JP
- Japan
- Prior art keywords
- vtd
- integrated circuit
- potential
- diode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims description 3
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 244000007853 Sarothamnus scoparius Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置に関し、特に電源電圧よシも低い
電圧で駆動される集積回路に関する。
電圧で駆動される集積回路に関する。
集積回路装置（以後、ＩＣとよぶ。）等に於ては、一般
的に内部の各接点は電源電圧をフルスイングして動作す
る。しかし、ＩＣ内部の各接点は比較的高い負荷容量が
接続されるため、スイッチングの際にはこれらの電源電
圧の／％イレベルとローレベルの間を充放電させられ、
消費電力の増加となってしまう。特に、この特性はＣＭ
Ｏ８に於て顕著であシ、低消費電力を特徴とするＣＭＯ
８にとっては重要な問題となってきている。捷だ最近の
ようにＩＣの素子数が数千、敵方となるに従ってこの問
題も大きくなってくる。
的に内部の各接点は電源電圧をフルスイングして動作す
る。しかし、ＩＣ内部の各接点は比較的高い負荷容量が
接続されるため、スイッチングの際にはこれらの電源電
圧の／％イレベルとローレベルの間を充放電させられ、
消費電力の増加となってしまう。特に、この特性はＣＭ
Ｏ８に於て顕著であシ、低消費電力を特徴とするＣＭＯ
８にとっては重要な問題となってきている。捷だ最近の
ようにＩＣの素子数が数千、敵方となるに従ってこの問
題も大きくなってくる。
この消費電力の問題を解決するために、集積回路を電源
電圧よシも低い電圧で駆動させて低消費電力化を計る方
法が考えられた。この例を第１図に示す。これは、閾値
電圧ＶＴＤをもつＮチャンネルディプレッンヨン型Ｆ
Ｅ Ｔ Ｑｌのドレインを電源ｖＤＤに、基板とゲート
はグランドに各々接続し、ノー２スを集積回路１の電源
■ＬＯＧに接続するものである。
電圧よシも低い電圧で駆動させて低消費電力化を計る方
法が考えられた。この例を第１図に示す。これは、閾値
電圧ＶＴＤをもつＮチャンネルディプレッンヨン型Ｆ
Ｅ Ｔ Ｑｌのドレインを電源ｖＤＤに、基板とゲート
はグランドに各々接続し、ノー２スを集積回路１の電源
■ＬＯＧに接続するものである。
この集積回路１は例えばインバータやＡＮＤ回路ｉ゛の
論理回路を含むものである。
論理回路を含むものである。
この回路例に於ては、トランジスタＱ１のゲートは接地
されているため最初ドレイン電流が流れ、ソースとゲー
トの電位差Ｖｏｓが閾値−ＶＴＤに等しくなるまでソー
ス電位が上昇する。その結果、ソースの電圧は−ＶＴＤ
に等しい電圧となシ安定する。
されているため最初ドレイン電流が流れ、ソースとゲー
トの電位差Ｖｏｓが閾値−ＶＴＤに等しくなるまでソー
ス電位が上昇する。その結果、ソースの電圧は−ＶＴＤ
に等しい電圧となシ安定する。
ＮチャンネルＦＥＴの場合、ＶＴＤが負であるので−Ｖ
ＴＤは正の電圧である。また、ディプレッション型Ｆ
Ｅ Ｔ Ｑ、の基板−ソース間の電圧ＶＢ８と閾値電圧
ＶＴＤとの関係は■Ｂ８−■ＴＤであって、かつ一方が
上昇しようとすると一方が下がるような負帰還がかかる
ので、Ａ点はきわめて安定な電圧となる。
ＴＤは正の電圧である。また、ディプレッション型Ｆ
Ｅ Ｔ Ｑ、の基板−ソース間の電圧ＶＢ８と閾値電圧
ＶＴＤとの関係は■Ｂ８−■ＴＤであって、かつ一方が
上昇しようとすると一方が下がるような負帰還がかかる
ので、Ａ点はきわめて安定な電圧となる。
しかし、閾値ＶＴＤは一般に負の温度係数（−２ｍＶ／
’Ｃ）を持っている。このため、Ａ点の電位は−ＶＴＤ
であるから＋２ｍＶ’Ｃという温度係数を持ってしまう
。
’Ｃ）を持っている。このため、Ａ点の電位は−ＶＴＤ
であるから＋２ｍＶ’Ｃという温度係数を持ってしまう
。
本発明は、温度係数をほとんど持たない低電圧で駆動さ
れる集積回路を提供しようとするものである。
れる集積回路を提供しようとするものである。
本発明は、第１および第２の電源端子にドレインおよび
ゲートがそれぞれ接続されたＮ型ディプレッション電界
効果トランジスタと、直例に接続された複数個のダイオ
ード列とを有し、該電界効果トランジスタのソースはダ
イオード列の１方のアノードに接続され、ダイオード列
の他の一方のカソード電圧を負荷回路の電源とすること
を特徴としている。
ゲートがそれぞれ接続されたＮ型ディプレッション電界
効果トランジスタと、直例に接続された複数個のダイオ
ード列とを有し、該電界効果トランジスタのソースはダ
イオード列の１方のアノードに接続され、ダイオード列
の他の一方のカソード電圧を負荷回路の電源とすること
を特徴としている。
以下、図面により本発明の実施例を詳述する。
本発明による集積回路の一実施例を第２図に示す。ここ
で示されたダイオードはＰＮ接合からできたダイオード
であるため、ダイオード列はダイオード１つで構成され
る。デイプレツシヨンＦＥＴ Ｑｌのソース電圧が現わ
れるＢ点は従来例と同様に−ＶＴＤに相当する電圧とな
シ、ダイオードＤ１が接続さレテイルタメＣ点（７）
？ｆｉ位ｉｄ （−ＶＴＩ′） −ｖｆ） トｆｌる２
ここで、ＶｆはＰＮＮ接合ダイオ−ドア１順方向電圧
である。従って、６点の電位は従来例と同様の安定度が
得られる。前述したように、ＶＴＤは一２ｍＶ１０Ｃの
温度係数を持っているためＢ点の電位は２ｍＶ／’（：
”で上昇する。しかし、ＰＮ接合でできたダイオードＤ
１は一２ｍＶ／’（：’の温度係数をもっているためこ
れらの温度係数は相殺され６点の温度係数はほぼゼロと
なる。このように、６点の電位は温度に対しても変化し
ない定電位となシ、これに接続されている集積回路１は
温度に対してきわめて安定な低電圧で駆動することがで
きる。
で示されたダイオードはＰＮ接合からできたダイオード
であるため、ダイオード列はダイオード１つで構成され
る。デイプレツシヨンＦＥＴ Ｑｌのソース電圧が現わ
れるＢ点は従来例と同様に−ＶＴＤに相当する電圧とな
シ、ダイオードＤ１が接続さレテイルタメＣ点（７）
？ｆｉ位ｉｄ （−ＶＴＩ′） −ｖｆ） トｆｌる２
ここで、ＶｆはＰＮＮ接合ダイオ−ドア１順方向電圧
である。従って、６点の電位は従来例と同様の安定度が
得られる。前述したように、ＶＴＤは一２ｍＶ１０Ｃの
温度係数を持っているためＢ点の電位は２ｍＶ／’（：
”で上昇する。しかし、ＰＮ接合でできたダイオードＤ
１は一２ｍＶ／’（：’の温度係数をもっているためこ
れらの温度係数は相殺され６点の温度係数はほぼゼロと
なる。このように、６点の電位は温度に対しても変化し
ない定電位となシ、これに接続されている集積回路１は
温度に対してきわめて安定な低電圧で駆動することがで
きる。
第３図に他の実施例を示す。ここでは、ダイオードＤ２
．Ｄ３は金属と半導体との接合を使ったショットキーダ
イオードであるため、ダイオード列は２つのダイオード
から構成される。このショットキーダイオードは一１ｍ
Ｖ１０ｃの温度係数を持つため、ダイオードＤ２．Ｄ３
２つ合わせて一２ｍＶ１０ｃの温度係数となり、第２図
の実施例と同様にＥ点の電位は温度係数がゼロとなる。
．Ｄ３は金属と半導体との接合を使ったショットキーダ
イオードであるため、ダイオード列は２つのダイオード
から構成される。このショットキーダイオードは一１ｍ
Ｖ１０ｃの温度係数を持つため、ダイオードＤ２．Ｄ３
２つ合わせて一２ｍＶ１０ｃの温度係数となり、第２図
の実施例と同様にＥ点の電位は温度係数がゼロとなる。
このように、本発明の構成法にょシ、温度に対して変動
が無く安定で低消費電力動作が可能な集積回路を実現出
来る。
が無く安定で低消費電力動作が可能な集積回路を実現出
来る。
第１図は従来例を示す図、第２図は本発明によるＰＮ接
合型ダイオードを使用した一実施例を示す図、第３図は
本発明によるショットキーダイオードを使用した一実施
例を示す図である。１・低電圧で駆動される集積回路、
ＱＩ Ｎ型ディプレッションＦＥＴ％Ｄ１＝−Ｐ Ｎ接
合ダイオード、Ｄ２．Ｄ３ショットキー接合ダイオード 荊２図 箒３図
合型ダイオードを使用した一実施例を示す図、第３図は
本発明によるショットキーダイオードを使用した一実施
例を示す図である。１・低電圧で駆動される集積回路、
ＱＩ Ｎ型ディプレッションＦＥＴ％Ｄ１＝−Ｐ Ｎ接
合ダイオード、Ｄ２．Ｄ３ショットキー接合ダイオード 荊２図 箒３図
Claims (3)
- （１）第１および第２の電源端子にドレインおよびゲー
トがそれぞれ接続されたディプレッション電界効果トラ
ンジスタを有し、該電界効果トランジスタのソースから
得られる電圧を負荷回路の電源とする集積回路において
、前記電圧を少なくとも一つのダイオードを介して前記
負荷回路に供給することを特徴とする集積回路。 - （２）前記ダイオードはＰＮ接合ダイオードであって１
つのダイオードから構成されていることを特徴とする特
許請求の範囲第（１）項記載の集積回路。 - （３）前記ダイオードはショットキー接合ダイオードで
あって２つのダイオードから構成されていることを特徴
とする特許請求範囲第（１）項記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074984A JPS59201522A (ja) | 1983-04-28 | 1983-04-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074984A JPS59201522A (ja) | 1983-04-28 | 1983-04-28 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201522A true JPS59201522A (ja) | 1984-11-15 |
Family
ID=13563050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074984A Pending JPS59201522A (ja) | 1983-04-28 | 1983-04-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201522A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153920A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体装置 |
| JP2013083471A (ja) * | 2011-10-06 | 2013-05-09 | Fuji Electric Co Ltd | 過電流検出回路 |
-
1983
- 1983-04-28 JP JP58074984A patent/JPS59201522A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153920A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体装置 |
| JP2013083471A (ja) * | 2011-10-06 | 2013-05-09 | Fuji Electric Co Ltd | 過電流検出回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6455901B2 (en) | Semiconductor integrated circuit | |
| US9584118B1 (en) | Substrate bias circuit and method for biasing a substrate | |
| US6351179B1 (en) | Semiconductor integrated circuit having active mode and standby mode converters | |
| KR900004725B1 (ko) | 전원전압 강하회로 | |
| US20030062948A1 (en) | Semiconductor integrated circuit | |
| EP0390859B1 (en) | Low power voltage clamp circuit | |
| JP2869791B2 (ja) | 半導体集積回路装置およびそれを応用した電子装置 | |
| KR100213304B1 (ko) | 기판바이어스발생회로 | |
| US7439795B2 (en) | Charge pump circuit with reduced parasitic capacitance | |
| US10324485B2 (en) | Body bias voltage generating circuit | |
| EP0174694B1 (en) | Circuit for generating a substrate bias | |
| JPH01164264A (ja) | 電圧増倍器集積回路と整流器素子 | |
| WO2020057180A1 (zh) | 片内无源电源补偿电路及应用其的运算单元、芯片、算力板和计算设备 | |
| US20040061525A1 (en) | Voltage level shifting circuit | |
| CN105391297A (zh) | 半导体装置 | |
| KR0126911B1 (ko) | 기준전압 발생회로 및 발생방법 | |
| JP2674669B2 (ja) | 半導体集積回路 | |
| US20060038607A1 (en) | Voltage generating circuit that produces internal supply voltage from external supply voltage | |
| US6472924B1 (en) | Integrated semiconductor circuit having analog and logic circuits | |
| JPH06347337A (ja) | 温度検出回路 | |
| JPS59201522A (ja) | 集積回路 | |
| US11979144B2 (en) | Driving circuit for driving chip | |
| JPS62229416A (ja) | 電圧制限回路 | |
| US6137342A (en) | High efficiency semiconductor substrate bias pump | |
| US5204553A (en) | Field effect transistor circuit |