JPH07153920A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07153920A JPH07153920A JP5326146A JP32614693A JPH07153920A JP H07153920 A JPH07153920 A JP H07153920A JP 5326146 A JP5326146 A JP 5326146A JP 32614693 A JP32614693 A JP 32614693A JP H07153920 A JPH07153920 A JP H07153920A
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- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/926—Multiple bond pads having different sizes
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体素子上に温度検出用ポリシリコンダイ
オ−ドを形成し、温度上昇により半導体素子が破壊され
るのを防止する半導体装置を提供すること。 【構成】 温度検出用ダイオ−ドを同一チップ上にポリ
シリコン一層で形成した半導体装置であって、図１に示
すように、シリコン基板(ｎ+基板１)上に酸化膜５及び
ポリシリコン６を形成し、このポリシリコン６をパタ−
ニングし、ｎ+層４とｐ+層32を形成し、その上に酸化膜
７及びリンガラス８を形成する。ｎ+層４及びｐ+層32に
はソ−ス電極91、ｎ+基板１にはドレイン電極92、ゲ−
ト層にはゲ−ト電極93が接触しており、このゲ−ト電極
形成と同一工程でｐ+層12に接触する電極14とｎ+層13に
接触する電極15とを有する温度検出用ポリシリコンダイ
オ−ド10を形成した半導体装置。
オ−ドを形成し、温度上昇により半導体素子が破壊され
るのを防止する半導体装置を提供すること。 【構成】 温度検出用ダイオ−ドを同一チップ上にポリ
シリコン一層で形成した半導体装置であって、図１に示
すように、シリコン基板(ｎ+基板１)上に酸化膜５及び
ポリシリコン６を形成し、このポリシリコン６をパタ−
ニングし、ｎ+層４とｐ+層32を形成し、その上に酸化膜
７及びリンガラス８を形成する。ｎ+層４及びｐ+層32に
はソ−ス電極91、ｎ+基板１にはドレイン電極92、ゲ−
ト層にはゲ−ト電極93が接触しており、このゲ−ト電極
形成と同一工程でｐ+層12に接触する電極14とｎ+層13に
接触する電極15とを有する温度検出用ポリシリコンダイ
オ−ド10を形成した半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体素子の温度を検出することができる半導体装置
に関する。
に半導体素子の温度を検出することができる半導体装置
に関する。
【０００２】
【従来の技術】従来の温度検出機能付き半導体装置は、
半導体素子のチップを金属基板上にろう付けし、このチ
ップのわきに熱電対などの温度センサ−を取り付け、そ
の信号を素子の制御回路に送り、温度検出するものが主
流であった。
半導体素子のチップを金属基板上にろう付けし、このチ
ップのわきに熱電対などの温度センサ−を取り付け、そ
の信号を素子の制御回路に送り、温度検出するものが主
流であった。
【０００３】上記従来の温度検出機能付き半導体装置で
は、温度センサ−と半導体素子との間に熱抵抗が存在
し、温度上昇に対する応答遅れが避けられず、半導体素
子の保護が十分行われないという欠点を有している。こ
の欠点を解決するものとして、半導体素体の表面上に絶
縁膜を介して温度センサ−を構成する層を備えた半導体
装置が提案されている(特開昭63−299264号公報参照)。
この半導体装置を図９に基づいて説明する。
は、温度センサ−と半導体素子との間に熱抵抗が存在
し、温度上昇に対する応答遅れが避けられず、半導体素
子の保護が十分行われないという欠点を有している。こ
の欠点を解決するものとして、半導体素体の表面上に絶
縁膜を介して温度センサ−を構成する層を備えた半導体
装置が提案されている(特開昭63−299264号公報参照)。
この半導体装置を図９に基づいて説明する。
【０００４】図９は、上記従来の半導体装置の要部断面
図であって、電力用ＭＯＳＦＥＴは、シリコン基板(ｎ+
基板１)とその上に形成されたｎ-エピタキシャル層(ｎ-
層２)からなり、このｎ-層２にｐ-層31及びｐ+層32が設
けられ、さらにその中に二つのｎ+層４が設けられてい
る。また、ｎ-層２の表面には、ゲ−ト酸化膜(酸化膜
５)を介して多結晶シリコンからなるゲ−ト層(ポリシリ
コン６)が設けられ、その上を酸化膜７及びリンガラス
８が被覆している。そして、ｐ+層32及びｎ+層４にはソ
−ス電極91、ｎ+基板１にはドレイン電極92、ゲ−ト層
(ポリシリコン６)にはゲ−ト電極93が接触している。
図であって、電力用ＭＯＳＦＥＴは、シリコン基板(ｎ+
基板１)とその上に形成されたｎ-エピタキシャル層(ｎ-
層２)からなり、このｎ-層２にｐ-層31及びｐ+層32が設
けられ、さらにその中に二つのｎ+層４が設けられてい
る。また、ｎ-層２の表面には、ゲ−ト酸化膜(酸化膜
５)を介して多結晶シリコンからなるゲ−ト層(ポリシリ
コン６)が設けられ、その上を酸化膜７及びリンガラス
８が被覆している。そして、ｐ+層32及びｎ+層４にはソ
−ス電極91、ｎ+基板１にはドレイン電極92、ゲ−ト層
(ポリシリコン６)にはゲ−ト電極93が接触している。
【０００５】一方、温度センサ−は、不活性領域のｐ+
層３の上に厚さ１μｍの酸化膜５、厚さ１μｍの多結晶
Ｓｉ膜(ポリシリコン６)、厚さ0.5μｍの酸化膜７を形
成し、この酸化膜７上に２層目のｎ-多結晶Ｓｉ膜(ポリ
シリコン11)を成長させ、その中にｐ+層12、ｎ+層13を
設けてｐｎ接合ダイオ−ド10を有している。なお、14、
15は電極である。
層３の上に厚さ１μｍの酸化膜５、厚さ１μｍの多結晶
Ｓｉ膜(ポリシリコン６)、厚さ0.5μｍの酸化膜７を形
成し、この酸化膜７上に２層目のｎ-多結晶Ｓｉ膜(ポリ
シリコン11)を成長させ、その中にｐ+層12、ｎ+層13を
設けてｐｎ接合ダイオ−ド10を有している。なお、14、
15は電極である。
【０００６】そして、このダイオ−ド10の低電流におけ
る順電圧降下は、温度依存性を有するので、順電圧降下
をｐ+層12に接触する電極14とｎ+層13に接触する電極15
から取り出すことによりその温度を検出でき、前記した
電力用ＭＯＳＦＥＴのｎ-層２とｐ+層32の間の接合温度
を２層のポリシリコン膜を介して検出でき、ゲ−ト電圧
の制御回路へ送ることができるものとなっていた。
る順電圧降下は、温度依存性を有するので、順電圧降下
をｐ+層12に接触する電極14とｎ+層13に接触する電極15
から取り出すことによりその温度を検出でき、前記した
電力用ＭＯＳＦＥＴのｎ-層２とｐ+層32の間の接合温度
を２層のポリシリコン膜を介して検出でき、ゲ−ト電圧
の制御回路へ送ることができるものとなっていた。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、半導体素子を形成するためのポリシリ
コン６と、温度検出用ポリシリコンダイオ−ドを形成す
るためのポリシリコン11の２層ポリシリコン構造となっ
ているので、ポリシリコン成長及びポリシリコンパタ−
ニング、ポリシリコンエッチング等が２回必要となり、
製造工程が多くなるという問題点があった。
半導体装置では、半導体素子を形成するためのポリシリ
コン６と、温度検出用ポリシリコンダイオ−ドを形成す
るためのポリシリコン11の２層ポリシリコン構造となっ
ているので、ポリシリコン成長及びポリシリコンパタ−
ニング、ポリシリコンエッチング等が２回必要となり、
製造工程が多くなるという問題点があった。
【０００８】また、上記従来の半導体装置では、温度検
出用ポリシリコンダイオ−ドを形成する時に拡散層の押
し込みが浅い構造となっているため、アルミスパイクに
よる特性変動や順方向電圧(ＶF)、耐圧(ＶZ)等のバラツ
キが発生するという問題点があった。
出用ポリシリコンダイオ−ドを形成する時に拡散層の押
し込みが浅い構造となっているため、アルミスパイクに
よる特性変動や順方向電圧(ＶF)、耐圧(ＶZ)等のバラツ
キが発生するという問題点があった。
【０００９】本発明は、上記従来の半導体装置の問題点
に鑑み成されたものであって、その目的は、製造工程が
短縮でき、上記したバラツキが発生しないものであり、
半導体素子の接合部の温度上昇を応答性よく正確に検出
して該素子の破壊を防止できる半導体装置を提供するこ
とにある。
に鑑み成されたものであって、その目的は、製造工程が
短縮でき、上記したバラツキが発生しないものであり、
半導体素子の接合部の温度上昇を応答性よく正確に検出
して該素子の破壊を防止できる半導体装置を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
ＭＯＳＦＥＴとほぼ同一工程フロ−で温度検出用ポリシ
リコンダイオ−ドを形成する層を備え、かつ、ポリシリ
コン層を一層のみで形成する層を備えたものであり、ま
た、温度検出用ポリシリコンダイオ−ドのポリシリコン
層にポリシリコン層を垂直に突き抜けた拡散層を備えた
ものであり、これにより前記した目的とする半導体装置
を提供するものである。
ＭＯＳＦＥＴとほぼ同一工程フロ−で温度検出用ポリシ
リコンダイオ−ドを形成する層を備え、かつ、ポリシリ
コン層を一層のみで形成する層を備えたものであり、ま
た、温度検出用ポリシリコンダイオ−ドのポリシリコン
層にポリシリコン層を垂直に突き抜けた拡散層を備えた
ものであり、これにより前記した目的とする半導体装置
を提供するものである。
【００１１】即ち、本発明は、「ポリシリコンを主体と
したゲ−ト電極を有するＭＯＳ型電界効果トランジスタ
を含む半導体素子において、その温度を検出できるポリ
シリコンダイオ−ド又は抵抗を同一チップ上にポリシリ
コン一層で形成してなることを特徴とする半導体装
置。」を要旨とする。
したゲ−ト電極を有するＭＯＳ型電界効果トランジスタ
を含む半導体素子において、その温度を検出できるポリ
シリコンダイオ−ド又は抵抗を同一チップ上にポリシリ
コン一層で形成してなることを特徴とする半導体装
置。」を要旨とする。
【００１２】また、本発明は、「前記半導体素子とその
温度を検出できるポリシリコンダイオ−ド又は抵抗を同
一チップ上に形成してなり、ゲ−ト電極、ソ−ス電極、
ドレイン電極、アノ−ド電極、カソ−ド電極の５電極を
独立に有する、又は、ゲ−ト電極、ドレイン電極、カソ
−ド電極の独立した３電極と、ソ−ス電極とアノ−ド電
極とを接続した電極端子の４電極を有する半導体装
置。」及び「前記半導体素子と同一チップ上に形成した
温度検出用ポリシリコンダイオ−ドを形成する拡散層
が、ポリシリコン層を垂直に突き抜けているポリシリコ
ン層を有する半導体装置。」を要旨とする。
温度を検出できるポリシリコンダイオ−ド又は抵抗を同
一チップ上に形成してなり、ゲ−ト電極、ソ−ス電極、
ドレイン電極、アノ−ド電極、カソ−ド電極の５電極を
独立に有する、又は、ゲ−ト電極、ドレイン電極、カソ
−ド電極の独立した３電極と、ソ−ス電極とアノ−ド電
極とを接続した電極端子の４電極を有する半導体装
置。」及び「前記半導体素子と同一チップ上に形成した
温度検出用ポリシリコンダイオ−ドを形成する拡散層
が、ポリシリコン層を垂直に突き抜けているポリシリコ
ン層を有する半導体装置。」を要旨とする。
【００１３】
【実施例】次に、本発明について図１〜図８を参照して
説明する。なお、図１〜図５は、本発明の一実施例(実
施例１)を説明するための図であり、図６及び図７は、
本発明の他の実施例( 実施例２)を説明するための図で
ある。また、図８は、本発明の半導体装置における温度
特性(温度−ＶF)を示すグラフである。
説明する。なお、図１〜図５は、本発明の一実施例(実
施例１)を説明するための図であり、図６及び図７は、
本発明の他の実施例( 実施例２)を説明するための図で
ある。また、図８は、本発明の半導体装置における温度
特性(温度−ＶF)を示すグラフである。
【００１４】（実施例１）図１は、本発明の一実施例
(実施例１)の半導体装置の要部断面図であり、図２は、
本発明の実施例１の半導体装置の平面図である。本実施
例１における半導体装置の製造に当っては、図１に示す
ように、まずシリコン基板(ｎ+基板１)上に酸化膜５を
形成し、さらにその上にポリシリコン６を形成し、フォ
トリソグラフィ技術を用いてポリシリコン６をパタ−ニ
ングし、ｎ+層４とｐ+層32を形成し、その上に酸化膜７
及びリンガラス８を形成する。
(実施例１)の半導体装置の要部断面図であり、図２は、
本発明の実施例１の半導体装置の平面図である。本実施
例１における半導体装置の製造に当っては、図１に示す
ように、まずシリコン基板(ｎ+基板１)上に酸化膜５を
形成し、さらにその上にポリシリコン６を形成し、フォ
トリソグラフィ技術を用いてポリシリコン６をパタ−ニ
ングし、ｎ+層４とｐ+層32を形成し、その上に酸化膜７
及びリンガラス８を形成する。
【００１５】ｎ+層４及びｐ+層32にはソ−ス電極91、シ
リコン基板(ｎ+基板１)にはドレイン電極92、ゲ−ト層
にはゲ−ト電極93が接触しており、このゲ−ト電極形成
と同一工程で、ｐ+層12に接触する電極14とｎ+層13に接
触する電極15とを有する温度検出用ポリシリコンダイオ
−ド10を形成する。
リコン基板(ｎ+基板１)にはドレイン電極92、ゲ−ト層
にはゲ−ト電極93が接触しており、このゲ−ト電極形成
と同一工程で、ｐ+層12に接触する電極14とｎ+層13に接
触する電極15とを有する温度検出用ポリシリコンダイオ
−ド10を形成する。
【００１６】図３(Ａ)、(Ｂ)は、上記ダイオ−ド部拡散
層を説明するための図であって、本実施例１のポリシリ
コンダイオ−ド10の拡散層は、同図(Ａ)、(Ｂ)に示すよ
うな閉じた拡散層、並列拡散層を形成する。図４は、本
実施例１のポリシリコンダイオ−ド(ポリシリＤｉ)部の
レイアウトを示す平面図であり、これは、試作時のパタ
−ンを参考としたものであり、縦：500μｍ、横：240μ
ｍよりなる。
層を説明するための図であって、本実施例１のポリシリ
コンダイオ−ド10の拡散層は、同図(Ａ)、(Ｂ)に示すよ
うな閉じた拡散層、並列拡散層を形成する。図４は、本
実施例１のポリシリコンダイオ−ド(ポリシリＤｉ)部の
レイアウトを示す平面図であり、これは、試作時のパタ
−ンを参考としたものであり、縦：500μｍ、横：240μ
ｍよりなる。
【００１７】図５は、本実施例１の等価回路図(５電極)
であり、本実施例１では、この図に示すように、ソ−ス
電極91、ドレイン電極92、ゲ−ト電極93、アノ−ド電極
及びカソ−ド電極である電極14、同15の５電極が独立に
有する構造のものである。
であり、本実施例１では、この図に示すように、ソ−ス
電極91、ドレイン電極92、ゲ−ト電極93、アノ−ド電極
及びカソ−ド電極である電極14、同15の５電極が独立に
有する構造のものである。
【００１８】次に、この実施例１の半導体装置の動作を
説明すると、この温度検出用ポリシリコンダイオ−ド10
の低電流における順電圧降下は、温度依存性を有するの
で、半導体素子の温度を検出することができ、早い応答
性でゲ−ト電圧の制御回路へ送ることができる。
説明すると、この温度検出用ポリシリコンダイオ−ド10
の低電流における順電圧降下は、温度依存性を有するの
で、半導体素子の温度を検出することができ、早い応答
性でゲ−ト電圧の制御回路へ送ることができる。
【００１９】（実施例２）図６は、本発明の他の実施例
(実施例２)の半導体装置の平面図であり、図７は、本発
明の実施例２の等価回路図(４電極)である。この実施例
２では、前記実施例１の５電極が独立に有する構造のも
のに代えて、図６及び図７に示すように、ソ−ス電極9
1、ドレイン電極92、ゲ−ト電極93の独立した３電極
と、ソ−ス電極91及びアノ−ド電極14を接続した電極端
子との４電極を有する構造としたものである。
(実施例２)の半導体装置の平面図であり、図７は、本発
明の実施例２の等価回路図(４電極)である。この実施例
２では、前記実施例１の５電極が独立に有する構造のも
のに代えて、図６及び図７に示すように、ソ−ス電極9
1、ドレイン電極92、ゲ−ト電極93の独立した３電極
と、ソ−ス電極91及びアノ−ド電極14を接続した電極端
子との４電極を有する構造としたものである。
【００２０】本実施例２の半導体装置について、前記し
た図１を参照してさらに説明すると、本実施例２では、
図１に示したｐ+層12に接触する電極14とソ−ス電極91
とを接続させた構造よりなり、また、図１に示すｐ+層1
2及びｎ+層４をポリシリコン６の層に垂直に突き抜ける
ように形成した構造よりなる。
た図１を参照してさらに説明すると、本実施例２では、
図１に示したｐ+層12に接触する電極14とソ−ス電極91
とを接続させた構造よりなり、また、図１に示すｐ+層1
2及びｎ+層４をポリシリコン６の層に垂直に突き抜ける
ように形成した構造よりなる。
【００２１】本実施例２では、上記したとおり、ｐ+層1
2に接触する電極14とソ−ス電極91とを接続させたの
で、実施例１における電極を１個少なくすることができ
る。従って、本実施例２によれば、ボンデイングワイヤ
−を打つための面積分ペレット面積を小さくできるとい
う利点がある。また、本実施例２では、前記実施例１の
ｐ+層12及びｎ+層４をポリシリコン６の層に垂直に突き
抜けるように形成したため、アルミスパイクによる特性
変動及び順方向電圧(ＶF)、耐圧(ＶZ)等のバラツキを小
さくできるという利点を有している。
2に接触する電極14とソ−ス電極91とを接続させたの
で、実施例１における電極を１個少なくすることができ
る。従って、本実施例２によれば、ボンデイングワイヤ
−を打つための面積分ペレット面積を小さくできるとい
う利点がある。また、本実施例２では、前記実施例１の
ｐ+層12及びｎ+層４をポリシリコン６の層に垂直に突き
抜けるように形成したため、アルミスパイクによる特性
変動及び順方向電圧(ＶF)、耐圧(ＶZ)等のバラツキを小
さくできるという利点を有している。
【００２２】ここで、本発明の半導体装置について、具
体的に裏付けデ−タとして、図８(本発明の半導体装置
における温度特性「温度−ＶF」を示すグラフ)を用いて
説明する。この図８のグラフに示すように、一層のポリ
シリコンで温度特性を確認した結果、市販されているダ
イオ−ドとほぼ同一の20ｍＶ／℃の温度係数を得ること
ができた。
体的に裏付けデ−タとして、図８(本発明の半導体装置
における温度特性「温度−ＶF」を示すグラフ)を用いて
説明する。この図８のグラフに示すように、一層のポリ
シリコンで温度特性を確認した結果、市販されているダ
イオ−ドとほぼ同一の20ｍＶ／℃の温度係数を得ること
ができた。
【００２３】
【発明の効果】以上説明したように本発明は、半導体素
子上に温度検出用ポリシリコンダイオ−ドを設けること
により、半導体素子の接合部に近い温度を検出できるた
め、接合部の温度上昇を応答性よく正確に検出して素子
の破壊を防止できるという効果が生じる。
子上に温度検出用ポリシリコンダイオ−ドを設けること
により、半導体素子の接合部に近い温度を検出できるた
め、接合部の温度上昇を応答性よく正確に検出して素子
の破壊を防止できるという効果が生じる。
【００２４】また、本発明は、一層のポリシリコン層で
半導体素子と温度検出用ポリシリコンダイオ−ドとを形
成したため、製造工程を短縮でき、さらに、温度検出用
ポリシリコンダイオ−ドの抵抗成分をポリシリコン層に
垂直に突き抜けるように形成したため、特性のバラツキ
を小さくできるという効果が生じる。
半導体素子と温度検出用ポリシリコンダイオ−ドとを形
成したため、製造工程を短縮でき、さらに、温度検出用
ポリシリコンダイオ−ドの抵抗成分をポリシリコン層に
垂直に突き抜けるように形成したため、特性のバラツキ
を小さくできるという効果が生じる。
【図１】本発明の一実施例(実施例１)の半導体装置の要
部断面図。
部断面図。
【図２】本発明の実施例１の半導体装置の平面図。
【図３】本発明の実施例１のダイオ−ド部拡散層を示す
図であって、(Ａ)、(Ｂ)はその閉じた拡散層、並列拡散
層の平面図。
図であって、(Ａ)、(Ｂ)はその閉じた拡散層、並列拡散
層の平面図。
【図４】本発明の実施例１のポリコンシリダイオ−ド部
のレイアウトを示す平面図。
のレイアウトを示す平面図。
【図５】本発明の実施例１の等価回路図(５電極)。
【図６】本発明の他の実施例(実施例２)の半導体装置の
平面図。
平面図。
【図７】本発明の実施例２の等価回路図(４電極)。
【図８】本発明の半導体装置における温度特性(温度−
ＶF)を示すグラフ。
ＶF)を示すグラフ。
【図９】従来の半導体装置の要部断面図。
１ ｎ+基板 ２ ｎ-層 ３ ｐ+層 ４ ｎ+層 ５ 酸化膜 ６ ポリシリコン ７ 酸化膜 ８ リンガラス １０ ダイオ−ド １１ ポリシリコン １２ ｐ+層 １３ ｎ+層 １４ 電極 １５ 電極 ３１ ｐ-層 ３２ ｐ+層 ９１ ソ−ス電極 ９２ ドレイン電極 ９３ ゲ−ト電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｋ 9055−4Ｍ ３２１ Ｗ (72)発明者 沢田 雅己 東京都港区芝五丁目７番１号日本電気株式 会社内
Claims (4)
- 【請求項１】 ポリシリコンを主体としたゲ−ト電極を
有するＭＯＳ型電界効果トランジスタを含む半導体素子
において、その温度を検出できるポリシリコンダイオ−
ド又は抵抗を同一チップ上にポリシリコン一層で形成し
てなることを特徴とする半導体装置。 - 【請求項２】 前記半導体素子とその温度を検出できる
ポリシリコンダイオ−ド又は抵抗を同一チップ上に形成
してなり、ゲ−ト電極、ソ−ス電極、ドレイン電極、ア
ノ−ド電極、カソ−ド電極の５電極を独立に有すること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体素子とその温度を検出できる
ポリシリコンダイオ−ド又は抵抗を同一チップ上に形成
してなり、ゲ−ト電極、ドレイン電極、カソ−ド電極の
独立した３電極と、ソ−ス電極とアノ−ド電極とを接続
した電極端子の４電極を有することを特徴とする請求項
１記載の半導体装置。 - 【請求項４】 前記半導体素子と同一チップ上に形成し
た温度検出用ポリシリコンダイオ−ドを形成する拡散層
が、ポリシリコン層を垂直に突き抜けているポリシリコ
ン層を有することを特徴とする請求項１、請求項２又は
請求項３記載の半導体装置。
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| JP5326146A JPH07153920A (ja) | 1993-11-30 | 1993-11-30 | 半導体装置 |
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ID=18184569
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