JPS59201633A - 半導体素子の過電圧保護回路 - Google Patents
半導体素子の過電圧保護回路Info
- Publication number
- JPS59201633A JPS59201633A JP7464783A JP7464783A JPS59201633A JP S59201633 A JPS59201633 A JP S59201633A JP 7464783 A JP7464783 A JP 7464783A JP 7464783 A JP7464783 A JP 7464783A JP S59201633 A JPS59201633 A JP S59201633A
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- JP
- Japan
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- overvoltage
- voltage
- circuit
- transistor
- surge
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- Pending
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- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はパワートランジスタがサージ電圧等による過電
圧で破壊するのを防止する半導体素子の過電圧保護回路
に関するものである。
圧で破壊するのを防止する半導体素子の過電圧保護回路
に関するものである。
一般に抵抗負荷又はインダクタンス負荷のように瞬時の
過電圧印加に耐える負荷のスイッチング手段に半導体素
子を用いた場合、電源等外部からのサージ電圧等が半導
体素子に印加される。この電圧を許容値以下に抑制する
ためにコンデンサ。
過電圧印加に耐える負荷のスイッチング手段に半導体素
子を用いた場合、電源等外部からのサージ電圧等が半導
体素子に印加される。この電圧を許容値以下に抑制する
ためにコンデンサ。
サージアブソーバ等の保護回路が必要となる。この保護
回路はトランジスタ等サージ耐力の小さい場合、回路も
大形となり、高価格となる。
回路はトランジスタ等サージ耐力の小さい場合、回路も
大形となり、高価格となる。
このサージ電圧等過電圧を軽減するために第１図に示す
ような構成のものが従来から知られている。
ような構成のものが従来から知られている。
第１図は従来のサージアブソーバを用いた回路の概略構
成図である。第１図において１は直流電源、２はパワー
トランジスタ、３は負荷、４はサージアブソーバ、５は
コンデンサである。
成図である。第１図において１は直流電源、２はパワー
トランジスタ、３は負荷、４はサージアブソーバ、５は
コンデンサである。
直流電源１から供給される直流電力はパワートランジス
タ２のスイッチング手段により負荷３に供給される。こ
の回路において直流電源に生じたサージ電圧等過電圧に
よりスイッチング手段に用いるパワートランジスタ２の
破壊を防止するためにサージアブソーバ４あるいはコン
デンサ５といった素子を直流電源１に並列に設は過電圧
を吸収する。この時スイッチング手段に用いるパワート
ランジスタ２は°゛オフ状態のコレクタ・エミッタ間の
過電圧耐量が小さいため、これを保護するサージアブソ
ーバ等が大容量大形となり過電圧保護回路が大形となっ
てしまう。このため装置が大形となるなどの欠点がある
。
タ２のスイッチング手段により負荷３に供給される。こ
の回路において直流電源に生じたサージ電圧等過電圧に
よりスイッチング手段に用いるパワートランジスタ２の
破壊を防止するためにサージアブソーバ４あるいはコン
デンサ５といった素子を直流電源１に並列に設は過電圧
を吸収する。この時スイッチング手段に用いるパワート
ランジスタ２は°゛オフ状態のコレクタ・エミッタ間の
過電圧耐量が小さいため、これを保護するサージアブソ
ーバ等が大容量大形となり過電圧保護回路が大形となっ
てしまう。このため装置が大形となるなどの欠点がある
。
これに対し、本発明は、上記の欠点を除去し、電源から
のサージ電圧等過電圧を軽減し、半導体素子がスイッチ
オフの状態の時に電源から流れたサージ電圧等過電圧を
抑制するためのサージアブソーバ等の回路を小形化し、
かつ、小形な過電圧保護回路を提供することを目的とす
るものである。
のサージ電圧等過電圧を軽減し、半導体素子がスイッチ
オフの状態の時に電源から流れたサージ電圧等過電圧を
抑制するためのサージアブソーバ等の回路を小形化し、
かつ、小形な過電圧保護回路を提供することを目的とす
るものである。
この目的は本発明によれば、瞬時の過電圧印加に耐える
負荷の特性を利用し、パワートランジスタのコレクタ・
エミッタ間にのみ並列にサージ電圧等過電圧かパワート
ランジスタのコレクターエミッタ間の過電圧耐量より高
くなった時だけ動作する過１ａ圧保獲回路を設りること
により、過電圧保護回路を小形小容量にする。
負荷の特性を利用し、パワートランジスタのコレクタ・
エミッタ間にのみ並列にサージ電圧等過電圧かパワート
ランジスタのコレクターエミッタ間の過電圧耐量より高
くなった時だけ動作する過１ａ圧保獲回路を設りること
により、過電圧保護回路を小形小容量にする。
以下、本発明を実施例に基づいて詳細に説明する。
第２図は本発明の過電圧保護回路の回路構成を示したも
のである。第２図において１は直流電源。
のである。第２図において１は直流電源。
２はパワートランジスタ、３は負荷、６は過電圧検出回
路、７は補助用トランジスタ、８は補助用トランジスタ
制御回路、９はダイオード、１０はコンデンサ、１１．
１２は抵抗、１３はサージアブソーバ、１４はパワート
ランジスタ制御回路、１５は過電圧保護回路、Ｖｃはコ
ンデンサ１０の両端電圧である。第２図においてパワー
トランジスタ２がパワートランジスタ制御回路１４を介
して”オフ”状態の時、直流電源１にサージ電圧等過電
圧が生じた場合、コンデンサ１０に抵抗３、ダイオード
９を介して過電圧が印加される。過電圧検出回路６の検
出電圧はパワートランジスタ２のコレクタ・エミッタ間
の耐圧より低めとする。コンデンサ１０の両端電圧Ｖｃ
が検出電圧に達すると過電圧検出回路６が動作し、補助
用トランジスタ制御回路８を介して補助用トランジスタ
７を゛オン”状態にする。補助用トランジスタ７が”オ
ン”状態になると抵抗１２及びサージアブソーバ１３に
電流が流れコンデンサ１０に印加された過電圧をサージ
アブソーバ１３が吸収する。過電圧は吸収され検出電圧
より下がると過電圧検出回路６によって補助用トランジ
スタ制御回路８を介し補助用トランジスタ７は６オフ”
状態になる。これによりコンデンサ１０の両端電圧Ｖｃ
は抵抗１１によりゆっくりと放電し直流電源１の電圧と
等しくなる。これらによりコンデンサ１０の両端電圧Ｖ
ｃの上昇が押えられ並列に接続されているパワートラン
ジスタ２のコレクタ・エミッタ間の電圧上昇を防ぐ。過
電圧保護回路１５は外部からの過電圧が過電圧検出回路
６の検出電圧よりも高い時のみ動作する。第２図には図
示してないが、トランジスタのターンオフ時に必要なＲ
ＣＤスナバあるいはクランプ形スナバはパワートランジ
スタ２の中に含まれており、これらの保護回路の他に過
電圧保護回路１５を設けるわけである。
路、７は補助用トランジスタ、８は補助用トランジスタ
制御回路、９はダイオード、１０はコンデンサ、１１．
１２は抵抗、１３はサージアブソーバ、１４はパワート
ランジスタ制御回路、１５は過電圧保護回路、Ｖｃはコ
ンデンサ１０の両端電圧である。第２図においてパワー
トランジスタ２がパワートランジスタ制御回路１４を介
して”オフ”状態の時、直流電源１にサージ電圧等過電
圧が生じた場合、コンデンサ１０に抵抗３、ダイオード
９を介して過電圧が印加される。過電圧検出回路６の検
出電圧はパワートランジスタ２のコレクタ・エミッタ間
の耐圧より低めとする。コンデンサ１０の両端電圧Ｖｃ
が検出電圧に達すると過電圧検出回路６が動作し、補助
用トランジスタ制御回路８を介して補助用トランジスタ
７を゛オン”状態にする。補助用トランジスタ７が”オ
ン”状態になると抵抗１２及びサージアブソーバ１３に
電流が流れコンデンサ１０に印加された過電圧をサージ
アブソーバ１３が吸収する。過電圧は吸収され検出電圧
より下がると過電圧検出回路６によって補助用トランジ
スタ制御回路８を介し補助用トランジスタ７は６オフ”
状態になる。これによりコンデンサ１０の両端電圧Ｖｃ
は抵抗１１によりゆっくりと放電し直流電源１の電圧と
等しくなる。これらによりコンデンサ１０の両端電圧Ｖ
ｃの上昇が押えられ並列に接続されているパワートラン
ジスタ２のコレクタ・エミッタ間の電圧上昇を防ぐ。過
電圧保護回路１５は外部からの過電圧が過電圧検出回路
６の検出電圧よりも高い時のみ動作する。第２図には図
示してないが、トランジスタのターンオフ時に必要なＲ
ＣＤスナバあるいはクランプ形スナバはパワートランジ
スタ２の中に含まれており、これらの保護回路の他に過
電圧保護回路１５を設けるわけである。
第３図四〜に）は各部のタイミングチャートを示してお
り、第３図（５）は電源電圧であり、第３図（１３）は
コンデンサ１０の両端電圧であり、第３図（Ｑは過電圧
検出器６の信号であり、第３図（ト））はサージアブソ
ーバ１３の電流である。第３図において直流電源の電圧
■０にサージ電圧Ｖｓが生じた時コンデンサ１０におけ
る両端電圧Ｖｃは徐々に上昇し、検出電圧Ｖｌに達する
と過電圧検出器６が゛オン”状態となり補助用トランジ
スタ７も”オン″状態となり抵抗１２及びサージアブソ
ーバ１３に電流Ｉｃｓが流れる。このため電圧■２は徐
々に下がり検出電圧■１になると過電圧検出器６は１オ
フ”状態となり補助用トランジスタ７も“オフ″状態と
なりコンデンサ１０の両端電圧が電源電圧と等しくなっ
ていく。
り、第３図（５）は電源電圧であり、第３図（１３）は
コンデンサ１０の両端電圧であり、第３図（Ｑは過電圧
検出器６の信号であり、第３図（ト））はサージアブソ
ーバ１３の電流である。第３図において直流電源の電圧
■０にサージ電圧Ｖｓが生じた時コンデンサ１０におけ
る両端電圧Ｖｃは徐々に上昇し、検出電圧Ｖｌに達する
と過電圧検出器６が゛オン”状態となり補助用トランジ
スタ７も”オン″状態となり抵抗１２及びサージアブソ
ーバ１３に電流Ｉｃｓが流れる。このため電圧■２は徐
々に下がり検出電圧■１になると過電圧検出器６は１オ
フ”状態となり補助用トランジスタ７も“オフ″状態と
なりコンデンサ１０の両端電圧が電源電圧と等しくなっ
ていく。
このように本発明は、瞬時の過電圧印加に耐える負荷の
特性を利用し、パワートランジスタのコレクタ・エミッ
タ間にのみ並列にサージ電圧等過電圧がパワートランジ
スタのコレクタ・エミッタ間の過電圧耐量より高くなっ
た時だけ動作する過電圧保護回路を設けた構成としたこ
とにより、サージアブソーバ等の部品が短時間容量でも
パワートランジスタの破壊を防止できる。この結果、サ
ージアブソーバ等が小形化できるので小形な過電圧保護
回路が提供できる効果が得られる。
特性を利用し、パワートランジスタのコレクタ・エミッ
タ間にのみ並列にサージ電圧等過電圧がパワートランジ
スタのコレクタ・エミッタ間の過電圧耐量より高くなっ
た時だけ動作する過電圧保護回路を設けた構成としたこ
とにより、サージアブソーバ等の部品が短時間容量でも
パワートランジスタの破壊を防止できる。この結果、サ
ージアブソーバ等が小形化できるので小形な過電圧保護
回路が提供できる効果が得られる。
本発明はスイッチング手段として、パワートランジスタ
を使用したものについて説明してきたが、外部からのサ
ージ電圧等過電圧の耐量が小さい半導体素子ならばどの
ようなものであっても適用可能である。
を使用したものについて説明してきたが、外部からのサ
ージ電圧等過電圧の耐量が小さい半導体素子ならばどの
ようなものであっても適用可能である。
第１しｊは従来のサージアブソーバを用いた回路構成図
、第２図は本発明の実施例による過電圧保護回路の回路
構成図、第３図は各部のタイミングチャートを示す。 １・・・直流電源、２・・・パワートランジスタ、３・
・・負荷、４．１３・・・サージアブソーバ、５．１０
・・・コンデンサ、６・・・過電圧検出回路、７・・・
補助用トランジスタ、８・・・補助用トランジスタ制御
回路、９・・・ダイオード、１１．１２・・・抵抗、１
４・・・パワートランジスタ制御回路、１５・・・過電
圧保護回路、■０・・・電源電圧、ｖＳ・・・サージ電
圧、 Ｖｃ・・・両端電圧、Ｖｌ・・・検出電圧、■２
・・・電圧、Ｉｃｓ・・・電流。 才１図 才２（３） 才３虐
、第２図は本発明の実施例による過電圧保護回路の回路
構成図、第３図は各部のタイミングチャートを示す。 １・・・直流電源、２・・・パワートランジスタ、３・
・・負荷、４．１３・・・サージアブソーバ、５．１０
・・・コンデンサ、６・・・過電圧検出回路、７・・・
補助用トランジスタ、８・・・補助用トランジスタ制御
回路、９・・・ダイオード、１１．１２・・・抵抗、１
４・・・パワートランジスタ制御回路、１５・・・過電
圧保護回路、■０・・・電源電圧、ｖＳ・・・サージ電
圧、 Ｖｃ・・・両端電圧、Ｖｌ・・・検出電圧、■２
・・・電圧、Ｉｃｓ・・・電流。 才１図 才２（３） 才３虐
Claims (1)
- 【特許請求の範囲】 過電圧を吸収する第１の回路と、第１の回路を開閉する
トランジスタと、過電圧が印加されたことを検出し該ト
ランジスタを開閉させる手段と。 該トランジスタの停止後過電圧を電源電圧まで下げる第
２の回路とを有する過電圧時のみ動作する過電圧保護回
路を負荷のスイッチング手段に用いられる半導体素子に
並列に接続してなることを特徴とする半導体素子の過電
圧保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7464783A JPS59201633A (ja) | 1983-04-27 | 1983-04-27 | 半導体素子の過電圧保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7464783A JPS59201633A (ja) | 1983-04-27 | 1983-04-27 | 半導体素子の過電圧保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201633A true JPS59201633A (ja) | 1984-11-15 |
Family
ID=13553220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7464783A Pending JPS59201633A (ja) | 1983-04-27 | 1983-04-27 | 半導体素子の過電圧保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201633A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614633B1 (en) | 1999-03-19 | 2003-09-02 | Denso Corporation | Semiconductor device including a surge protecting circuit |
-
1983
- 1983-04-27 JP JP7464783A patent/JPS59201633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614633B1 (en) | 1999-03-19 | 2003-09-02 | Denso Corporation | Semiconductor device including a surge protecting circuit |
| US6888711B2 (en) | 1999-03-19 | 2005-05-03 | Denso Corporation | Semiconductor device including a surge protecting circuit |
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