JPS59204232A - 相補形ｍｏｓ構造体の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は分離をうるために埋設酸化物領域及び高度にド
ープしたＮ及びＰ領域を用いる相補形ＭＯ８（ＣＭＯ８
）構造体を作る技術に係り、更に具体的ては本発明はＣ
ＭＯ８構造体を含む半導体ウェハに於て形成さｎたウェ
ルの端部に対して高度にドープした領域を自己整合させ
る方法に係る。

〔背景技術〕

ＣＭＯ８を形成するために、第１の導電型の半導体ウェ
ハ内部に第２導電型のウェル即ちポケットを形成する事
が必要である。ＭＯＳデバイスをウェル内部及び外部に
形成し相反に電気的に分離する事が必要である。こｎら
のＮ及びＰチャネル・デバイスは入力信号の異った極性
に対してオン状態にスイッチする。相補形構造体に於て
は、スイッチする時にのみ電力を消費するインバータの
様な回路に於てＰ及びＮ型チャネル・デバイスがタンデ
ム構造で用いら扛る。一つの集積回路（ＩＣ）チップか
ら他のＩＣチップへ信号を送る場合、第１チツプの出力
ドライバは駆動さｎるチップに対して大電流パルスを与
えなければならない。

出力ドライバによる連続的な電力消費を最小にするには
、スイッチ時にのみ電力を消費するようにする事が重要
である。タンデム設計技法に於ては、この目的を達成す
るためにインバータ回路に於て相補形デバイスを用いる
。

ＩＣの実装密度が犬となるにつｎて、デバイス間の短絡
を防止するために必要とされる回路製造技術の精度も高
度になる。こ扛によってマスクにおける公差がより小さ
く、またマスクを相互に整列する整合工程に於ける公差
がより小さくなる。

高密度相補型ＭＯ８回路の製造に於ては、こ扛らの整合
に於ける問題点が特に重要である。

ＣＭＯ８構造体に於て、−の導電型の半導体ウェハに反
対導電型のウェルを形成するために、例えばイ、オン注
入を行なう。少くとも１個のＭＯＳデバイスがウェル内
にできると同時に、ウェルの外部に他のタイプのＭＯＳ
デバイスができる。ウェル内のデバイス及びウェル外の
デバイスを分離するために種々の方法が用いら扛てきた
。

その１つの例として、高導電領域のガード・リングを用
いて各ＭＯＳデバイスを包囲し、逆バイアスさ汎たＰＮ
接合が設けら扛る。しかしながら、密度を上げるために
その方法に代って酸化物分離法が用いら扛てきｔｏこの
技法に於ては隣接するＭＯＳデバイス間の分離を行うた
めに、半導体に完全にもしくは部分的に埋め込んだ厚い
酸化物領域を用いる。

上記の厚いフィールド酸化物に加えて、デバイスのため
に半導体ウェハ内に形成した厚い酸化物の下に埋設した
フィールド注入部もしくはフィールド分離注入部と称す
るＰ十及びＮ十領域を用いる事が望ましい。こｎらの高
導電率のＰ及びＮ型領域は隣接するデバイス間、デバイ
ス及びウェル（ポケット）間の付加的な分離を与える。

フィールド分離注入部はウェルを作る工程とは別のイオ
ン注入工程によって形成さｎるのが普通である。結果と
して、付加的なマスク・レベルが必要であって、公差に
対する配慮を要する。この事は、もしもフィールド分離
注入部がウェルの端部に隣接してその外部に配置すべき
場合には特に重要になる。概して、フィールド分離注入
部はウェルの端部と整列させる事、厚い埋込酸化物の真
下に於てウェル内部の位置まで延在させない事が望まし
い。もしもフィールド分離注入部がウェル領域内へ延在
するならば、電気的な短絡の問題が生じうる。

”Ｑｕａｄｒｕｐｌｅ−Ｗｅｌｌ　　０ＭＯ８−Ａ　　
ＶＬＳ　Ｉ　　Ｔｅｃｈｎｏｌｏｇｙ　”、ＩＥＤＭ、
ｐｐ、７９１〜７９２（１９８２）に示される様な従来
の解決方法に於ては、４つのウェルをもつＣＭＯ８構造
体が作らｎる。２つのウェルはＮおよびＰ−チャネル・
デバイスのための相対的に深いウェルであり、他の２つ
のウェルは厚いフィールド酸化物の下にある浅いウェル
である。浅いウェルは両タイプのデバイスのためのチャ
ネル・ストップを与え、その態様で同様のデバイス間の
電気的分離を提供し、更に反対極性のデバイス間の横方
向のバイポーラ動作を抑制する。深いウェル及び浅いウ
ェルの下の境界はフィールド酸化物の端部と自己整合さ
ｎる。

上記従来法では自己整合が行なわｎるが、不利点がある
。例えば、ウェルの各々にはたった１個のデバイスしか
作ｎなく、複数のデバイスの形成が不可能である事であ
る。更に、深いウェル及び浅いウェルは同じイオン注入
工程に於て形成するので、ウェル内の導電率のレベルは
特定の目的のために調整する事ができない。例えば、ウ
ェルの導電率をフィールド分離注入部の導電率よりも小
さくするのが望丑しいが、従来の技法ではそうする事が
不可能である。更に、従来の技法における深いウェルは
濃密にドープされたが、こｆｔ、＋７ｉＭ。

Ｓデバイスの性能に影響を与えた。一方従来技法におけ
る分離注入部のドープ・レベルは最適の分離をうるのに
望ましい程度には高くなかった。従来の技法に於て、分
離フィールド注入部のため及び深いウェルのために別個
のイオン注入工程を用いるＫは、更に整列及び公差の問
題が加わる付加的なマスク工程が必要である。更に上記
従来の技法に於ては、浅いウェル分離注入部を破壊する
という理由から、電気的分離のために埋込酸化物領域を
安易に用いる事ができない。一般に、レジストのパター
ン形成工程のために好ましい平坦々トポグラフィ即ち表
面状態を与えると理由から、埋込酸化物を用いるのが望
ましい。

本発明に於ては、ウェルの端部に対するフィールド分離
注入部の自己整合が可能であると共に、フィールド分離
注入部に於ける及びウェルに於けるドープ・レベルを個
々に調整する事が可能である。ウェル及びフィールド分
離注入部のためのイオン注入工程は別々であるが、こ扛
らの異る領域は自己整合された構造体を生じる様に形成
される。

この構造体に於ては、フィールド分離注入部を消失する
事なく埋込酸化物領域を設ける事ができる。

更に本発明の技法は、従来技法と異り、能動デバイスの
ためのウェルを形成した後にフィールド分離酸化物を形
成する事によって達成する事ができる。従来技法ではフ
ィールド酸化物は深いウェルのイオン注入の前に形成さ
牡なけｎばならなかった。更に従来技法では後の工程で
４ＤＯ’Ｃを超す温度を用いる工程に於ては用い得ない
リフト・オフ工程のためのＡＡを用いる。こｎと対照的
に本発明に於ては、好ましくない効果を生じる事なく高
温処理工程を実施しうる様に多結晶シリコンもしくはソ
リサイドを用いる。

Ｉ　　ＥＥＥ　　　Ｔｒａｎｓａｃｔｉｏｎｓ　　ｏｎ
　　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、Ｖｏｌ、ＥＤ−
２７、Ｎｏ、９、ｐ、　　１７８９、Ｓｅｐｔｅｍｂｅ
ｒ　　１９８０　　には分離のためのフィールド酸化物
及び高導電率の領域を作る技法が開示さｎている。この
技法は２つの別個のイオン注入工程によって能動デバイ
ス・ウェル及ヒ分離フィールド注入部を形成する代表的
な技術である。この技術に於ては取扱いが困難な２レベ
ルのフオトレジスｌ含む２つのマスクが用いらｎしかも
自己整合が行なわれない。− また他の従来技術に於ては、厚い分離酸化物の下にドー
プさ′ｔ′したＰ−領域を作るためにウェルの横方向拡
散が用いらする。しかしながら、該技術に於てはシェル
及びフィールド分離注入部に於ける濃度レベルを別個に
調整する事が不可能であって、よって最初に述べた従来
技法に於ける問題と同じ問題が生じる。

〔発明の目的〕

本発明の第１の目的は、能動デバイスを形成するウェル
の端部に対してフィールド分離注入部を自己整合させる
、ＣＭＯ８構造体を形成するための方法を提供する事に
ある。

本発明の第２の目的は、分離酸化物及び能動デバイスを
形成するウェルに自己整合されるフィールド分離注入部
を用いてＣＭＯ８構造体を作る、簡単な方法を提供する
事にある。

本発明の第６の目的は、ＣＭＯ８構造体に於ける能動デ
バイスを形成するためのウェルの端部に対してフィール
ド分離注入部を自己整合させる技法であって、処理マス
クが最少数で済む技法を提供する事にある。

本発明の第４の目的は、能動デバイスを形成するウェル
の端部に対してフィールド分離注入部を自己整合させる
ＣＭＯ８構造体を形成するための方法であって、各ウェ
ル内に複数のＭ　ＯＳデバイスを形成しうる方法を提供
する事にある。

本発明の第５の目的は、ウェルに対する電気的接点の所
要数を相当域じうる上記第４の目的に示す方法を提供す
る事にある。

本発明の第６の目的は、Ｎ及びＰチャイ・ル・デバイス
の閾値電圧の調整のためのマスキング工程を回避できる
上述の目的の項に示したタイプの製造方法を提供する事
にある。

本発明の第７の目的は、チップ密度が向上したＣＭＯ８
構造体を作るための方法を提供する事にある。

本発明の第８の目的は、付加的なマスキング工程を必要
とする事なく、構造体のＮ及びＰ領域の両方に於けるフ
ィールド分離注入部の最適化ドーピング工程を用いる事
によってＣＭＯ８構造体を作る技法を提供する事にある
。

本発明の第９の目的は、電気的分離のために埋込酸化物
領域と高度にドープした領域とを用いて、該高度にドー
プした領域が自己整合された第１の導電型のウェルを内
部に設けた第２の導電型の半導体ウェハ内にＣＭＯ８構
造体を形成する方法を提供する事にある。

本発明の第１０の目的は、ウェル及び高度にドープした
領域の導電レベルが夫々独立して決定される上記第９の
目的の項に示した方法を提供する事にある。

〔発明の概要〕

最小数のマスク工程及び自己整合を用いて改良さｆ′し
たチップ密度を達成し、Ｐ及びＮチャネル・デバイス両
者のための閾値電圧調整に必要なマスク工程を回避する
、ＣＭＯ８構造体の製造方法を説明する。

埋込フィールド酸化物によって及び該酸化物の下に配置
される高導電率のフィールド注入部によって電気的な分
離を行なう。

単一の導電型の半導体ウェハ例えばＰ型シリコンに於て
、反対導電型の少くとも１つのウェルを形成する之めの
窓部を画成するために第１のマスク・レベルを用いる。

次にイオン注入によってマスク内の窓部を通して反対導
電型のウェルを形成する。その後で、同じマスク開口部
を用いて半導体ウェハ表面にシリコンもしくはシリサイ
ドの層（マスキング層）を形成する。次いでそのマスク
’ｔ　ＩＪスト・オフによって取り除く。そして第２の
マスク層をシリコン（もしくはシリサイド）マスキング
層の上から設ける。こｎは下の半導体層への開口が形成
さＩする様に行なう。付着したシリコン（もしくはシリ
サイド）の端部がこのマスクの　、端部を形成し、フィ
ールド分離注入部のための端部を画成するのに用いらｎ
る。更にシリコン（もしくはシリサイド）における開口
は埋込分離酸化物が形成さｎる領域を画成する。

続いてイオン注入を用いてフィールド分離注入部を形成
する。ウェルを形成するのに用いたのと同じマスクを介
してシリコンもしくはシリサイド層を形成したので、注
入部はウェルの端部に自己整合する。構造体を完成する
ためのこの後の工程は本発明に於ては重要でなく、種々
の代替工程を用いる事ができる。こねもの付加的な工程
としてポリシリコン・ゲート電極の付与工程、半導体ウ
ェハに於けるソース及びドレイン領域の注入工程、接点
用開口の形成工程並びに金属接点及び金属相互結線の形
成工程が含まわる。

本発明の工程に於てはウェル領域及びフィールド分離注
入領域を形成するために別個のイオン注入工程を用いる
。こねは、最良の電気的分離を行なうため及びラッチア
ップの様な問題を防止するために、これらの領域の導電
率を別個に決定できる事を意味する。この事は、ウェル
領域及びフィールド分離領域の両者を形成するために同
じイオン注入工程を用いる事によってのみ自己整合が達
成さｎる従来技法と対照的である。

本発明は、埋込酸化物分離領域の形成のため及びフィー
ルド分離注入部のためのマスクの一部となるマスク層の
形成のためにウェル領域を画成するのに用いたマスクを
用いる工程によって特徴付けらｎる。こ′Ｉｔによって
ウェルの端部に対するフィールド分離注入部の自己整合
が可能となる。

更に本発明は、ウェル及びフィールド分離注入部の導電
率レベルを別個に制御できると共に、フィールド分離注
入部がその上に続いて埋込酸化物領域を形成する際に損
傷をうけない製造プロセスによって特徴付けらｎる。本
発明の他の特徴点は、各ウェル内に複数の能動デバイス
を形成しうる事、よって密度の増大化及びウェルに対す
る接点の数の最少化が可能である点に在る。

〔実施例〕

第１図はＣＭＯ８構造体であって、本発明によって作る
回路の例を示す。構造体１Ｄは単一の導電型（第１図で
はＰ型）のシリコンの様な単一の半導体ウェハ１２より
なる。イオン注入によってウェハ１２にＮｍのウェル（
ポケット）１４’ｉ設ける。このウェルはＰチャネル・
デバイス１６Ａ及び１６Ｂを作るのに用いる。デバイス
１８の様なＮチャネル・デバイスをウェル１４の外に作
る。デバイス１６Ａはソース及びドレイン領域２ＤＡ、
２２Ａ及びポリシリコン・ゲート電極２４Ａを有し、デ
バイス１６Ｂはソース及びドレイン領域２０Ｂ、２２Ｂ
及びポリシリコン・ゲート電極２４Ｂを有する。Ｎチャ
ネル・デバイス１８はソース及びドレイン領域２６．２
８及びポリシリコン・ゲート電極６０を有する。

デバイス１（ＳＡ、１６Ｂ及び１８の間の分離は、埋込
酸化物領域６２によって及び酸化物領域６２の下に配置
さｎウェル１４の端部に自己整合されるフィールド分離
領域３４によって行なう。５１０２の様な絶縁層６６が
埋込フィールド酸化物領域５２の上に配置される。絶縁
層６６は多結晶シリコン・ゲート電極２４Ａ、２４Ｂ、
６０とソース及びドレイン領域及びウェル領域１４への
金属層６８との間を絶縁するために用いる。

第２図ないし第１６図は最少数のマスク工程を用いて高
密度のＣＭＯ８構造体を提供するための、第１図の構造
体を作る工程を説明する図であるう第２図に於て、単一
の導電型の半導体ウエノ・層４０を示す。例えば、半導
体４０は図示する様にＰ型のシリコン・ウェハである。

５ｉ０２の様なパツシヘーション絶縁体の薄層４２’ｔ
ンリコン・ウェハ４０全体に設ける。この層はウェハ４
０を炉に入ｎておよそ８００−１０００’ｃに加熱する
事によって容易に形成できる。層４２の厚さは典型例と
して２００ないし１０００′Ａである。層４２が厚すぎ
ると、シリコン・ウエノ・４０に対するイオン注入が阻
止さｎ、更には埋込酸化物分離領域を与えるための後の
工程に於ける酸化にも影響する。

一方、層４２が薄過ぎると、シリコンの表面を十分に保
護し得ない。

第１のマスク工程に於て、レジストの層４４が酸化物層
４２の上にスピン塗布さ汎、露光さｎそしてマスク・レ
ベルを与える様に現像を行なう。

マスク層４４に於ける窓部４６はシリコン層４０に形成
するＮ型のウェルの領域を画成する。

第６図は例えば燐イオンＰをウェハ４０内に注入する事
によってＮ型ウェル４８を形成する様子を示す。典型例
としてウェルは幅が略５−１０マイクロメータである。

イオン注入の量は例えば約１００　ＫｅＶないし約１０
００ＫｅＶのエネルギで、１０１２イオン／口２程度で
ある。

第６図に於ては層４０の表面領域が注入さ扛てないが、
表面に注入を行う事も可能である事は云うまでもない。

しかしながら深く注入を行って、ドライブ・イン工程に
於てウェルを拡げる事が好ましい。

ウェル４８の注入後、マスク層４４を用いて例えば蒸着
によってシリコンの層５０（第４図）を付着する。この
層は、多結晶もしくは非晶質のシリコンであっても良い
し、タングステン・シリサイドの様なソリサイドの層で
あっても良い。層５０は後述するマスキング層として働
く。重要な点はそ扛がマスク・レベル４４全通して形成
さ扛、従ってウェル４８の端部に対して自己整合される
点にある。

層５０の形成後、適当な溶剤でもってレジスト４４を溶
解する。こねによってレジスト４４を覆う層５０の部分
を除去する。次に層５０の上及び酸化物層４２の露光部
分の上に窒化物の層５２を形成する（第５図）。この窒
化物の層は厚さおよそ１０００＾であって、後の工程に
於て埋込酸化物分離領域を形成するための酸化工程用マ
スクとして用いる。更にそｎは下方のシリコンもしくは
シリサイド層５０を酸化から保護するためにも用いらｎ
る。もし、層５０が酸化さｎたならば、それは酸化物層
と同じエツチング速度を呈し、後の工程に於て層５０の
みを除去するために十分なエツチング速度差をうる事が
不可能となる。

次に第５図の構造体に対してドライブ・イン処理を行な
う。例えばＡ　ｒ　／Ｎ　２の様な雰囲気に於て、半導
体ウェハ４０の表面へのＮドーパントの拡散を生じる温
度まで構造体を加熱する。こ扛は第６図に示すウェルを
完成させるために用いら扛る。

ウェルが横方向にわずかに拡がる事は云うまでもないが
、こｎはドライブ・イン工程の温度及び時間によって制
御できる。典型例として、このドライブ・イン工程に於
て１０００°Ｃを超える温度を用いるが、公知の原理に
従って温度を変える事ができる。

第６図に示す様に、窒化物の層５２の上におよそ３００
人の厚さの酸化物の層５４を被覆する。

この酸化物の層は後の工程に於て窒化物の層５２の部分
を除去する際にマスクとして用いる。

第７図に示すパターン状に設けたレジスト層５６を用い
て第２のマスク・レベル形成工程を実施する。このマス
ク工程は厳密なものではなく、フィールド分離注入領域
６０を形成する注入工程のための、更にフィールド分離
酸化物を形成する領域を画成するための窓部５８を形成
するために用いる。後の工程に於てウェル領域に埋込分
離酸化物領域を形成するために窓部６２も設けらする。

窓部５８及び６２にある酸化物層５４の部分はフィール
ド注入領域６０を作るために用いるイオン注入工程の前
に窓５８及び６２内の酸化物層をエツチングして除去す
る。

次いでフィールド分離注入領域６０を設けるために、ウ
ェハ４０内に例えばボロンのイオンＢｉ注入する。この
注入工程に於て、シリコンもしくはシリサイドの層５０
の端部によって注入領域６０の端部が決まる。層５０の
端部はウェルを注入するのに用いたマスクによって決定
されたので、フィールド注入領域６０はウェルに自己整
合される。第７図に示す様に、第６図に示すドライブ・
インの際のウェルの拡大の故に、領域６０はわずかｔ、
／Ｃ，ウェル４８内に伸びている。しかしながら、この
微量の重なりは調節が可能であって、フィールド注入部
６０の分離特性を損わない。

第７図から明らかな様に、フィールド注入領域６０は半
導体ウニ・・４０の表面の下方に形成される。こｎは埋
込フィールド酸化物領域を窓５８を通して形成するが故
に重要である。埋込酸化物領域はボロン・イオンを強く
引きつけるので、フィールド注入領域６０はもしも半導
体ウニ・・４０の表面に近すぎると消失するであろう。

この理由から、フィールド注入部６０は後の工程に於て
その上部に形成される酸化物分離領域によって破壊さ汎
ない様に十分に深く設けられる。こねは、フィールド注
入領域６０を形成するために別個のイオン注入工程を用
い得る事による利点の１つである。

ボロンのイオン注入後、レジスト層５６を除去する。下
層の酸化物層５４を露出した窒化物層の部分５２のエツ
チング用マスクとして用いる。窒化物の層をエツチング
したのち、層５４の外側の層５０の部分をエツチングす
る。窒化物層５２の露出した部分を除去するために燐酸
（Ｈｚ、　Ｐ　Ｏ４）エツチング液を用いる。このエツ
チング液は５１０２層４２及び５４をエツチングしない
。この工程後、窓５８及び６？内に露出した層５０をエ
ツチングするためにＣＦ４及び０２ガスの混合体を用い
る。

このエツチングは等方性エツチングであって、第８図に
示す様なアンダーカット部を生じる。

第９図に示す様に、シリコン層５０の露出した端部を保
護するためにＣＶ、Ｄ法によって窒化物例えば窒化シリ
コンの層６６を付着する。こｎによってシリコン層の酸
化が阻止さｎ、よってそ扛は後の処理工程に於て埋込分
離酸化物領域を除去せずに取り除く事ができる。

次に方向性のあるエツチング技術である反応性イオン・
エツチングで窒化物の層６３をエツチングする。こｔに
よって垂直エツチングを行うことによって酸化物層４２
の上と酸化物層５４の上の窒化物層６６の部分を除去す
る。次に構造体をＨＦに浸漬し、酸化物層の残部５４及
びシリコン層５０の直下にない酸化物層４２の部分を除
去する。

こ扛によって第１０図の構造体を得る３、窒化物層５２
及び６６をマスクとして用いる事によって、埋込酸化物
分離領域６４を成長させる。

これは酸素雰囲気に於て構造体全体を約６時間約９５０
°Ｃに加熱する事によって行なう。この酸化物成長工程
によってシリコン・ウエノ・４０へ及ヒフイールド分離
注入部６０へ伸びる酸化物領域６４ができる。その酸化
物は注入部６０からボロン・イオンを引きつけ、燐イオ
ンをＮウェルへ追いやる。この事はフィールド注入部領
域がウェル４８の端部に密接して配置さ牡る事を意味す
る。ボロンの原子が幾分か酸化物領域６４内へ失なわｎ
るので、フィールド注入領域６０を形成するために濃密
なドーピングを行なうわけである。

埋込酸化物領域６４の形成の際にシリコン層５０は包囲
する窒化物層によって保護する。更に窒化シリコン５２
及び６６は酸化物領域６４を形成する場合のマスクとし
て用いる。従来技術に於ては、フィールド分離領域の注
入のためにもう一つのマ”スフが必要であった。またこ
の付加的なマスクの整合は厳格に行なう必要があった。

注入ステップ後に酸化物分離領域を形成する点が、第１
のマスク工程によってプロセスの初期に於て酸化物分離
領域を作り、フィールド分離注入部を形成するのに後の
工程に於て２つの付加的なマスクを用いる従来技法と異
る点である。更に従来技法ではシリコン・ウエノ・内に
深く伸びる埋込酸化物領域を用いない。加えて、本発明
はフィールド注入部６０の端部を決定するために、及び
分離酸化物６４の成長のための領域を画成するのに層５
０を用いる。従来技法では層５Ｄの呈する効果及び機能
を奏する層は用いらｔていない。

次いで燐酸を用いて窒化物の層５２及び６３をエツチン
グする。こ扛によって第１１図に示す構造体をうる。

次にＣＦ　４及び酸素ガスを用いるプラズマ・エツチン
グによってシリコン層５０をエツチングする。こｉｚに
よって第１２図に示す構造体をうる。

第１１図の構造体はチャネル注入のためのマスクとして
も用いる車ができる。即ち、シリコン層５０を用いてＰ
領域にチャネル注入を実施することができる。シリコン
層５Ｄを除去する場合には、同時にＮ及びＰ領域の両方
に共通チャイ・ル注入（第１２図のＢＦ２イオンで示す
）を実施できる。

結果として１方の領域の全注入量は他方の領域の全注入
量と異なる。注入量及び注人種を適当に選択する事によ
って、特別なマスク工程を必要とする事なく任意の選択
さ扛たゲート材に関してＰ及びＮチャネル・デバイスの
両方について所望の閾値電圧をうる事が可能である。

本発明は以上説明した処理工程にある。第１図の構造体
を作るための製造工程の残部は公知であって、多種の変
形が可能である。例えば第１６図は多結晶／リコン・ゲ
ート電極６６を形成するためにマスク工程を用いた構造
体を示す。これらの電極は薄い酸化物層４２によって半
導体ウェハ４０から絶縁さ汎る。

第１４図に於て、Ｐチャネル・デバイスを形成するウェ
ル４８の領域を保護するためにレジスト層６８を用いる
。レジスト層６８はウェル接点７Ｄとソース及びドレイ
ン領域７２及び７４との形成のためのマスク層である。

Ｎ十領域７０．７２．７４を例えばヒ素イオンでイオン
注入する事によって形成する。

次にレジスト層６８を除去し、Ｎ十領域をブロックする
ためにレジスト層（図示していない）を設ける。この新
しいレジスト層はＰ＋のソース及びドレイン領域７６．
７８．８０及び８２を形成するためのマスクとして用い
る。

次に多結晶シリコン・ゲート電極６６を電気的に絶縁す
るために５ｉ０２の層８４を付着する。−絶縁層８４に
接点開口を開け、Ｐ及びＮチャネル・デバイスのソース
及びドレイン領域への電気的接続のための金属接点８６
をその接点開口内に形成する。こ汎ど同じ工程に於て、
ウェル接点領域７０への電気的接続のために金属接点８
８を設ける。

Ａ７１の様な金属を用いるのが適当である。

絶縁層８４は典型例として２０００ないし４０００Ｘの
厚さの５ｉ０２である。第１図と同じ最終的構造体を第
１６図に示す。

第１７図ないし第２０図は代替案を示す。この方法に於
ても自己整合フィールド分離注入部が用いら、／１−る
。第１７図に於て、Ｐ型半導体ウェハ９０の上に第１の
酸化物層９２、窒化物層９４及び第２の酸化物層９６が
設けらｎている。これらの層は厚さが同じであって、前
記の層４２．５２及び５４と同じ機能を有する。レジス
ト層９８を酸化物層９６の上に設ける。レジスト層はＮ
型ウェル１０２の形成のための窓１００を画成する之め
に用いる。ウェルを形成するために、半導体９０へＰイ
オンを注入し、次いでドライブ・イン工程を行なう。

ウェルの形成後、同じマスク層９８を通してシリコンも
しくはシリサイドの層１０４を付着する。

層１０４は前記の層５ｏと同じ機能を有する。次にレジ
スト９８を除去し、新しいレジスト層１゜５を構造体に
塗布する。第７図に関して示した様に開口５８を形成し
、用いたのと同様にフィールド分離の形成のための開口
を生じる様にレジスト層１０５をパターン化する。次に
Ｐ＋フィールド分離注入部１０６を形成するために半導
体ウェハ９０内にボロン・イオンを注入する。注入部１
゜６はウェル１０２の端部に自己整合される。云うまで
もないが、ウェル１０２を画成するために用いたのと同
じマスクを通してシリコン層１０４’ｉ形成したので、
シリコン層１０４の端ｓ　はフィールド注入部１０６及
びウェル１０２の間の自己整合を可能にする。

次にシリコン層１０４をプラズマ・エラｆ−７”し、パ
ターン化さ２″したレジスト１ｏ５に形成さｎた窓を通
して酸化物層９６及び窒化物層９４をエツチングする。

こ扛によって第１９図の構造体をうる。レジスト層１０
５によって形成さｎた窓には酸化物層９２のみが残さｎ
る。この構造体はレジスト層１０５を除去すると第８図
の構造体に類似している。

次にプラズマ・エツチングによってシリコン層１０４を
除去し、そして薄い酸化物層９６をエツチング除去する
。このエツチング工程に於て、窒化物層９４によって保
護さｎてない薄い酸化物層９２の部分がエツチングされ
る。こｎによって第２０図の構造体を得る。埋込フィー
ルド酸化物を成長させる領域を画成するために窒化物層
９４をマスクとして用いる。プロセスの残部は前記のプ
ロセスと同じである。

この集積化ＣＭＯ８構造体の種々の部分におけるドープ
・レベルは公知である。例えば、第１図１４−１５ の構造体は、導電率１０　　　キャリヤ／口３のＰ型シ
リコン・ウェハ１２．１０１９−２０キヤリヤ／１Ｔｎ
３のソース及びドレイン領域（２０Ａ、２２Ａ、２０Ｂ
、２２Ｂ）、１０１６−１７キヤリヤ／口３のＰ型フィ
ールド分離注入部を有する。Ｎ型ウェル１５−１６ ４の導電率はおよそ１０　　　キャリヤ／ｃｎｎ３であ
る。本発明を実施する場合、構造体の異ったドープ領域
を形成するために別個のイオン注入工程を用いるので、
集積化構造体の異なる部分に最適の導電率レベルを設定
する事が可能である。この特徴点はウェルの端部に対し
てフィールド分離注入部を自己整合させ、しかもマスク
工程を最少にする事を必要とするプロセスに於て得らｎ
る。更に、別個のマスク工程を必要とする事なくＮチャ
ネル・デバイス及びＰチャネル・デバイスの閾値電圧を
調整することができる５、 轟業者にとって明らかな如く、第１及び第２のマスク・
ステップの順序を逆にする事ができる。

更にフィールド酸化物分離領域のためのパターンを、注
入領域及びウェルのためのパターンの形成前に形成する
事ができる。しかしながら、ウェル及びフィールド分離
注入部のための実際の注入は埋込酸化物領域の形成前に
実施する。

第１７図ないし第２０図に示した代替案の工程は、窒化
物の付着を２度行う必要がなく、よって反応性イオンエ
ツチングを２度行う必要を回避できるという利点を有す
る。この代替的工程は全体的な製造工程の一部を単純化
しうるが、不利点も生じうる。例えば、注入したウェル
１０２（第１７図）は、注入の際により厚い窒化物及び
酸化物の積層部がウェハ９０を覆うので浅くなりうる。

更に、第２０図の構造体のウェル領域の上に第１１図の
マスク５０に相当するマスク（シリコンもしくはシリサ
イドの層１０４）が残されず、よってＮ及びＰチャネル
の閾値調節注入のためのマスクどしての機能を呈しない
。

【図面の簡単な説明】

第１図はＣＭＯ８構造体を示す図、第２図ないし第１６
図は第１図の構造体を作るための製造工程を説明する図
、第１７図ないし第２０図は第１図の構造体を作るため
の代替工程を説明する図である。 ４０・・・・半導体ウェハ層、４２・・・・５ｉ０２層
、４４・・・・レジスト層、４−６・・・・窓部、４８
・・・・Ｎ型ウェル、５０・・・・シリコン層、５２・
・・・窒化物層、５４・・・・酸化物層、５６・・・・
レジメト層、５８．６２・・・・窓部、６０・・・・フ
ィールド分離注入領域、６３・・・・窒化物層、６４・
・・・埋込酸化物分離領域、６６・・・・多結晶シリコ
ン・ゲート電極、６８・・・・レジスト層、７Ｄ・・・
・Ｎ＋ウェル接点、７２．７４・・・・Ｎ＋ソース、ト
レイン領域・　７６・７８．８０．８２・・・・Ｐ＋ソ
ース、ドレイン領域。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーンヨン代理人　弁理士　　岡　　　１）　
　次　　生（外１名）

Claims (1)

1. 【特許請求の範囲】 半導体材料の層内にイオン注入領域を形成するための方
   法であって、 少くとも１つの開口を有する第１のマスクを上記半導体
   層の上に形成し、 上記開口を通して上記半導体層にイオン注入を行なうこ
   とにより上記半導体層内に第１のイオン注入領域を形成
   し、 上記開口を通して上記半導体を含む基板上にマスキング
   層を付着し、 上記半導体層の上及び上記マスキング層の上に、該マス
   キング層の端部を含む部分を露出させる少くとも１つの
   開口を有する第２のマスクを形成し、上記第２のマスク
   に於ける上記開口を通して上記半導体層にイオン注入を
   行ない、上記マスキング層の上記端部によって決定され
   る端部を有する第２のイオン注入領域を上記半導体層内
   に形成することを含むイオン注入領域の形成方法。