JPH0244154B2 - - Google Patents

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JPH0244154B2
JPH0244154B2 JP59005862A JP586284A JPH0244154B2 JP H0244154 B2 JPH0244154 B2 JP H0244154B2 JP 59005862 A JP59005862 A JP 59005862A JP 586284 A JP586284 A JP 586284A JP H0244154 B2 JPH0244154 B2 JP H0244154B2
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JP
Japan
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layer
well
mask
oxide
isolation
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Hyu Jendaajeemuzu
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International Business Machines Corp
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Publication of JPH0244154B2 publication Critical patent/JPH0244154B2/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
    • H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
    • H10W10/0127—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers using both n-type and p-type impurities, e.g. for isolation of complementary doped regions

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は分離をうるために埋設酸化物領域及び
高度にドープしたＮ及びＰ領域を用いる相補形
MOS（CMOS）構造体を作る技術に係り、更に具
体的には本発明はCMOS構造体を含む半導体ウ
エハに於て形成されたウエルの端部に対して高度
にドープした領域を自己整合させる方法に係る。
〔背景技術〕
CMOSを形成するために、第１の導電型の半
導体ウエハ内部に第２導電型のウエル即ちポケツ
トを形成する事が必要である。MOSデバイスを
ウエル内部及び外部に形成し相互に電気的に分離
する事が必要である。これらのＮ及びＰチヤネ
ル・デバイスは入力信号の異つた極性に対してオ
ン状態にスイツチする。相補形構造体に於ては、
スイツチする時にのみ電力を消費するインバータ
の様な回路に於てＰ及びＮ型チヤネル・デバイス
がタンデム構造で用いられる。一つの集積回路
ICチツプから他のICチツプへ信号を送る場合、
第１チツプの出力ドライバは駆動されるチツプに
対して大電流パルスを与えなければならない。
出力ドライバによる連続的な電力消費を最小に
するには、スイツチ時にのみ電力を消費するよう
にする事が重要である。タンデム設計技法に於て
は、この目的を達成するためにインバータ回路に
於て相補形デバイスを用いる。
ICの実装密度が大となるにつれて、デバイス
間の短絡を防止するために必要とされる回路製造
技術の精度も高度になる。これによつてマスクに
おける公差がより小さく、またマスクを相互に整
列する整合工程に於ける公差がより小さくなる。
高密度相補型MOS回路の製造に於ては、これら
の整合に於ける問題点が特に重要である。
CMOS構造体に於て、一の導電型の半導体ウ
エハに反対導電型のウエルを形成するために、例
えばイオン注入を行なう。少くとも１個のMOS
デバイスがウエル内にできると同時に、ウエルの
外部に他のタイプのMOSデバイスができる。ウ
エル内のデバイス及びウエル外のデバイスを分離
するために種々の方法が用いられてきた。
その１つの例として、高導電領域のガード・リ
ングを用いて各MOSデバイスを包囲し、逆バイ
アスされたPN接合が設けられる。しかしなが
ら、密度を上げるためにその方法に代つて酸化物
分離法が用いられてきた。この技法に於ては隣接
するMOSデバイス間の分離を行うために、半導
体に完全にもしくは部分的に埋め込んだ厚い酸化
物領域を用いる。
上記の厚いフイールド酸化物に加えて、デバイ
スのために半導体ウエハ内に形成した厚い酸化物
の下に埋設したフイールド注入部もしくはフイー
ルド分離注入部と称するＰ＋及びＮ＋領域を用い
る事が望ましい。これらの高導電率のＰ及びＮ型
領域は隣接するデバイス間、デバイス及びウエル
（ポケツト）間の付加的な分離を与える。
フイールド分離注入部はウエルを作る工程とは
別のイオン注入工程によつて形成されるのが普通
である。結果として、付加的なマスク・レベルが
必要であつて、公差に対する配慮を要する。この
事は、もしもフイールド分離注入部がウエルの端
部に隣接してその外部に配置すべき場合には特に
重要になる。概して、フイールド分離注入部はウ
エルの端部と整列させる事、厚い埋込酸化物の真
下に於てウエル内部の位置まで延在させない事が
望ましい。もしもフイールド分離注入部がウエル
領域内へ延在するならば、電気的な短絡の問題が
生じうる。
“Quadruple−Well CMOS−Ａ VLSI
Technology”、IEDM、pp.791〜792（1982）に
示される様な従来の解決方法に於ては、４つのウ
エルをもつCMOS構造体が作られる。２つのウ
エルはＮおよびＰ−チヤネル・デバイスのための
相対的に深いウエルであり、他の２つのウエルは
厚いフイールド酸化物の下にある浅いウエルであ
る。浅いウエルは両タイプのデバイスのためのチ
ヤネル・ストツプを与え、その態様で同様のデバ
イス間の電気的分離を提供し、更に反対極性のデ
バイス間の横方向のバイポーラ動作を抑制する。
深いウエル及び浅いウエルの下の境界はフイール
ド酸化物の端部と自己整合される。
上記従来法では自己整合が行なわれるが、不利
点がある。例えば、ウエルの各々にはたつた１個
のデバイスしか作れなく、複数のデバイスの形成
が不可能である事である。更に、深いウエル及び
浅いウエルは同じイオン注入工程に於て形成する
ので、ウエル内の導電率のレベルは特定の目的の
ために調整をする事ができない。例えば、ウエル
の導電率をフイールド分離注入部の導電率よりも
小さくするのが望ましいが、従来の技法ではそう
する事が不可能である。更に、従来の技法におけ
る深いウエルは濃密にドープされたが、これは
MOSデバイスの性能に影響を与えた。一方従来
技法における分離注入部のドープ・レベルは最適
の分離をうるのに望ましい程度には高くなかつ
た。従来の技法に於て、分離フイールド注入部の
ため及び深いウエルのために別個のイオン注入工
程を用いるには、更に整列及び公差の問題が加わ
る付加的なマスク工程が必要である。更に上記従
来の技法に於ては、浅いウエル分離注入部を破壊
するという理由から、電気的分離のために埋込酸
化物領域を安易に用いる事ができない。一般に、
レジストのパターン形成工程のために好ましい平
坦なトポグラフイ即ち表面状態を与えると理由か
ら、埋込酸化物を用いるのが望ましい。
本発明に於ては、ウエルの端部に対するフイー
ルド分離注入部の自己整合が可能であると共に、
フイールド分離注入部を於ける及びウエルに於け
るドープ・レベルを個々に調整する事が可能であ
る。ウエル及びフイールド分離注入部のためのイ
オン注入工程は別々であるが、これらの異る領域
は自己整合された構造体を生じる様に形成され
る。この構造体に於いては、フイールド分離注入
部を消失する事なく埋込酸化物領域を設ける事が
できる。
更に本発明の技法は、従来技法と異り、能動デ
バイスのためのウエルを形成した後にフイールド
分離酸化物を形成する事によつて達成する事がで
きる。従来技法ではフイールド酸化物は深いウエ
ルのイオン注入の前に形成されなければならなか
つた。更に従来技法では後の工程で400℃を超す
温度を用いる工程に於ては用い得ないリフト・オ
フ工程のためのAlを用いる。これと対照的に本
発明に於ては、好ましくない効果を生じる事なく
高温処理工程を実施しうる様に多結晶シリコンも
しくはシリサイドを用いる。
IEEE Transactions on Electron Devices、
Vol.ED−27、No.９、p.1789、September 1980に
は分離のためのフイールド酸化物及び高導率の領
域を作る技法が開示されている。この技法は２つ
の別個のイオン注入工程によつて能動をデバイ
ス・ウエル及び分離フイールド注入部を形成する
代表的な技術である。この技術に於ては取扱いが
困難な２レベルのフオトレジストを含む２つのマ
スクが用いられしかも自己整合が行なわれない。
また他の従来技術に於ては、厚い分離酸化物の
下にドープされたＰ−領域を作るためにウエルの
横方向拡散が用いられる。しかしながら、該技術
に於てはウエル及びフイールド分離注入部に於け
る濃度エベルを別個に調整する事が不可能であつ
て、よつて最初に述べた従来技法に於ける問題と
同じ問題が生じる。
〔発明の目的〕
本発明の第１の目的は、能動デバイスを形成す
るウエルの端部に対してフイールド分離注入部を
自己整合させる。CMOS構造体を形成するため
の方法を提供する事にある。
本発明の第２の目的は、分離酸化物及び能動デ
バイスを形成するウエルに自己整合されるフイー
ルド分離注入部を用いてCMOS構造体を作る、
簡単な方法を提供する事にある。
本発明の第３の目的は、CMOS構造体に於け
る能動デバイスを形成するためのウエルの端部に
対してフイールド分離注入部を自己整合させる技
法であつて、処理マスクが最小数で済む技法を提
供する事にある。
本発明の第４の目的は、能動デバイスを形成す
るウエルの端部に対してフイールド分離注入部を
自己整合させるCMOS構造体を形成するための
方法であつて、各ウエル内に複数のMOSデバイ
スを形成しうる方法を提供する事にある。
本発明の第５の目的は、ウエルに対する電気的
接点の所要数を相当減じうる上記第４の目的に示
す方法を提供する事にある。
本発明の第６の目的は、Ｎ及びＰチヤネル・デ
バイスの閾値電圧の調整のためのマスキング工程
を回避できる上述の目的の項に示したタイプの製
造方法を提供する事にある。
本発明の第７の目的は、チツプ密度が向上した
CMOS構造体を作るための方法を提供する事に
ある。
本発明の第８の目的は、付加的なマスキング工
程を必要とする事なく、構造体のＮ及びＰ領域の
両方に於けるフイールド分離注入部の最適化ドー
ピング工程を用いる事によつてCMOS構造体を
作る技法を提供する事にある。
本発明の第９の目的は、電気的分離のために埋
込酸化物領域と高度にドープした領域とを用い
て、該高度にドープした領域が自己整合された第
１の導電型のウエルを内部に設けた第２の導電型
の半導体ウエハ内にCMOS構造体を形成する方
法を提供する事にある。
本発明の第10の目的は、ウエル及び高度にドー
プした領域の導電レベルが夫々独立して決定され
る上記第９の目的の項に示した方法を提供する事
にある。
〔発明の概要〕
最小数のマスク工程及び自己整合を用いて改良
されたチツプ密度を達成し、Ｐ及びＮチヤネル・
デバイス両者のための閾値電圧調整に必要なマス
ク工程を回避する、CMOS構造体の製造方法を
説明する。
埋込フイールド酸化物によつて及び該酸化物の
下に配置される高導電率のフイールド注入部によ
つて電気的な分離を行なう。
単一の導電型の半導体ウエハ例えばＰ型シリコ
ンに於て、反対導電型の少くとも１つのウエルを
形成するための窓部を画成するために第１のマス
ク・レベルを用いる。次にイオン注入によつてマ
スク内の窓部を通して反対導電型のウエルを形成
する。その後で、同じマスク開口部を用いて半導
体ウエハ表面にシリコンもしくはシリサイド層
（マスキング層）を形成する。次いでそのマスク
をリフト・オフによつて取り除く。そして第２の
マスク層をシリコン（もしくはシリサイド）マス
キング層の上から設ける。これは下の半導体層へ
の開口が形成される様に行なう。付着したシリコ
ン（もしくはシリサイド）の端部がこのマスクの
端部を形成し、フイールド分離注入部のための端
部を画成するのに用いられる。更にシリコン（も
しくはシリサイド）における開口は埋込分離酸化
物が形成される領域を画成する。
続いてイオン注入を用いてフイールド分離注入
部を形成する。ウエルを形成するのに用いたのと
同じマスクを介してシリコンもしくはシリサイド
層を形成したので、注入部はウエルの端部に自己
整合する。構造体を完成するためのこの後の工程
は本発明に於ては重要でなく、種々の代替工程を
用いる事ができる。これらの付加的な工程として
ポリシリコン・ゲート電極の付与工程、半導体ウ
エハに於けるソース及びドレイン領域の注入工
程、接点用開口の形成工程並びに金属接点及び金
属相互結線の形成工程が含まれる。
本発明の工程に於てはウエル領域及びフイール
ド分離注入領域を形成するために別個のイオン注
入工程を用いる。これは、最良の電気的分離を行
なうため及びラツチアツプの様な問題を防止する
ために、これらの領域の導電率を別個に決定でき
る事を意味する。この事は、ウエル領域及びフイ
ールド分離領域の両者を形成するために同じイオ
ン注入工程を用いる事によつてのみ自己整合が達
成される従来技法と対照的である。
本発明は、埋込酸化物分離領域の形成のため及
びフイールド分離注入部のためのマスクの一部と
なるマスク層の形成のためにウエル領域を画成す
るのに用いたマスクを用いる工程によつて特徴付
けられる。これによつてウエルの端部に対するフ
イールド分離注入部の自己整合が可能となる。
更に本発明は、ウエル及びフイールド分離注入
部の導電率レベルを別個に制御できると共に、フ
イールド分離注入部がその上に続いて埋込酸化物
領域を形成する際に損傷をうけない製造いプロセ
スによつて特徴付けられる。本発明の他の特徴点
は、各ウエル内に複数の能動デバイスを形成しう
る事、よつて密度の増大化及びウエルに対する接
点の数の最小化が可能である点に在る。
〔実施例〕
第１図はCMOS構造体であつて、本発明によ
つて作る回路の例を示す。構造体１０は単一の導
電型（第１図ではＰ型）のシリコンの様な単一の
半導体ウエハ１２よりなる。イオン注入によつて
ウエハ１２にＮ型のウエル（ポケツ）１４を設け
る。このウエルはＰチヤネル・デバイス１６Ａ及
び１６Ｂを作るのに用いる。デバイス１８の様な
Ｎチヤネル・デバイスをウエル１４の外に作る。
デバイス１６Ａはソース及びドレイン領域２０
Ａ，２２Ａ及びポリシリコン・ゲート電極２４Ａ
を有し、デバイス１６Ｂはソース及びドレイン領
域２０Ｂ、２２Ｂ及びポリシリコン・ゲート電極
２４Ｂを有する。Ｎチヤネル・デバイス１８はソ
ース及びドレイン領域２６，２８及びポリシリコ
ン・ゲート電極３０を有する。
デバイス１６Ａ，１６Ｂ及び１８の間の分離
は、埋込酸化物領域３２によつて及び酸化物領域
３２の下に配置されウエル１４の端部に自己整合
されるフイールド分離領域３４によつて行なう。
SiO2の様な絶縁層３６が埋込フイールド酸化物
領域３２の上に配置される。絶縁層３６は多結晶
シリコン・ゲート電極２４Ａ，２４Ｂ，３０とソ
ース及びドレイン領域及びウエル領域１４への金
属層３８との間を絶縁するために用いる。
第２図ないし第１６図は最小数のマスク工程を
用いて高密度のCMOS構造体を提供するための、
第１図の構造体を作る工程を説明する図である。
第２図に於て、単一の導電型の半導体ウエハ層４
０を示す。例えば、半導体４０は図示する様にＰ
型のシリコン・ウエハである。SiO2の様なパツ
シベーシヨン絶縁体の薄層４２をシリコン・ウエ
ル４０全体に設ける。この層はウエル４０を炉に
入れておよそ800−1000℃に加熱する事によつて
容易に形成できる。層４２の厚さは典型例として
200ないし1000Åである。層４２が厚すぎると、
シリコン・ウエハ４０に対するイオン注入が阻止
され、更には埋込酸化物分離領域を与えるための
後の工程を於ける酸化にも影響する。一方、層４
２が薄過ぎると、シリコンの表面を十分に保護し
得ない。
第１のマスク工程に於て、レジストの層４４が
酸化物層４２の上にスピン塗布され、露光されそ
してマスク・レベルを与える様に現像を行なう。
マスク層４４に於ける窓部４６はシリコン層４０
に形成するＮ型のウエルの領域を画成する。
第３図は例えば燐イオンＰをウエハ４０内に注
入する事によつてＮ型ウエル４８を形成する様子
を示す。典型例としてウエルは幅が略５−10マイ
クロメータである。イオン注入の量は例えば約
100KeVないし約1000KeVのエネルギで、1012イ
オン／cm2程度である。
第３図に於ては層４０の表面領域が注入されて
ないが、表面に注入を行う事も可能である事は云
うまでもない。しかしながら深く注入を行つて、
ドライブ・イン工程に於てウエルを拡げる事が好
ましい。
ウエル４８の注入後、マスク層４４を用いえて
例えば蒸着によつてシリコンの層５０（第４図）
を付着する。この層は、多結晶もしくは非晶質の
シリコンであつても良いし、タングステン・シリ
サイドの様なシリサイドの層であつても良い。層
５０は後述するマスキング層として働く。重要な
点はそれがマスク・レベル４４を通して形成さ
れ、従つてウエル４８の端部に対して自己整合さ
れる点にある。
層５０の形成後、適当な溶剤でもつてレジスト
４４を溶解する。これによつてレジスト４４を覆
う層５０の部分を除去する。次に層５０の上及び
酸化物層４２の露光部分の上に窒化物の層５２を
形成する（第５図）。この窒化物の層は厚さおよ
そ1000Åであつて、後の工程に於て埋込酸化物分
離領域を形成するための酸化工程用マスクとして
用いる。更にそれは下方のシリコンもしくはシリ
サイド層５０を酸化から保護するためにも用いら
れる。もし、層５０が酸化されたならば、それは
酸化物層と同じエツチング速度を呈し、後の工程
に於て層５０のみを除去するために十分なエツチ
ング速度差をうる事が不可能となる。
次に第５図の構造体に対してドライブ・イン処
理を行なう。例えばAr／N2の様な雰囲気に於
て、半導体ウエハ４０の表面へのＮドーパントの
拡散を生じる温度まで構造体を加熱する。これは
第６図に示すウエルを完成させるために用いられ
る。ウエルが横方向にわずかに拡がる事は云うま
でもないが、これはドライブ・イン工程の温度及
び時間によつて制御できる。典型例として、この
ドライブ・イン工程に於て1000℃を超える温度を
用いるが、公知の原理に従つて温度を変える事が
できる。
第６図に示す様に、窒化物の層５２の上におよ
そ300Åの厚さの酸化物の層５４を被覆する。こ
の酸化物の層は後の工程に於て窒化物の層５２の
部分を除去する際にマスクとして用いる。
第７図に示すパターン状に設けたレジスト層５
６を用いて第２のマスク・レベル形成工程を実施
する。このマスク工程は厳密なものではなく、フ
イールド分離注入領域６０を形成する注入工程の
ための、更にフイールド分離酸化物を形成する領
域を画成するための窓部５８を形成するために用
いる。後の工程に於てウエル領域に埋込分離酸化
物領域を形成するために窓部６２も設けられる。
窓部５８及び６２にある酸化物層５４の部分はフ
イールド注入領域６０を作るために用いるイオン
注入工程の前に窓５８及び６２内の駿化物層をエ
ツチングして除去する。
次いでフイールド分離注入領域６０を設けるた
めに、ウエハ４０内に例えばボロンのイオンＢを
注入する。この注入工程に於て、シリコンもしく
はシリサイドの層５０の端部によつて注入領域６
０の端部が決まる。層５０の端部はウエルを注入
するのに用いたマスクによつて決定されたので、
フイールド注入領域６０はウエルに自己整合され
る。第７図に示す様に、第６図に示すドライブ・
インの際のウエルの拡大の故に、領域６０はわず
かにウエル４８内に伸びている。しかしながら、
この微量な重なり調節が可能であつて、フイール
ド注入部６０の分離特性を損わない。
第７図から明らかな様に、フイールド注入領域
６０は半導体ウエル４０の表面の下方に形成され
る。これは埋込フイールド酸化物領域を窓５８を
通して形成するが故に重要である。埋込酸化物領
域はボロン・イオンを強く引きつけるので、フイ
ールド注入領域６０はもしも半導体ウエハ４０の
表面に近すぎると消失するであろう。この理由か
ら、フイールド注入部６０は後の工程に於てそ上
部に形成される酸化物分離領域によつて破壊され
ない様に十分に深く設けられる。これは、フイー
ルド注入領域６０を形成するために別個のイオン
注入工程を用い得る事による利点の１つである。
ボロンのイオン注入後、レジスト層５６を除去
する。下層の酸化物層５４を露出した窒化物層の
部分５２のエツチング用マスクとして用いる。窒
化物の層をエツチングしたのち、層５４の外側の
層５０の部分をエツチングする。窒化物層５２の
露出した部分を除去するために燐酸（H3PO4）
エツチング液を用いる。このエツチング液は
SiO2層４２及び５４をエツチングしない。この
工程後、窓５８及び６２内に露出した層５０をエ
ツチングするためにCF4H及びO2ガスの混合体を
用いる。このエツチングは等方性エツチングであ
つて、第８図に示す様なアンダーカツト部を生じ
る。
第９図に示す様に、シリコン層５０の露出した
端部を保護するためにCVD法によつて窒化物例
えば窒化シリコン層６３を付着する。これによつ
てシリコン層の酸化が阻止され、よつてそれは後
の処理工程に於て埋込分離酸化物領域を除去せず
に取り除く事ができる。
次に方向性のあるエツチング技術である反応性
イオン・エツチングで窒化物の層６３をエツチン
グする。これによつて垂直エツチングを行うこと
によつて酸化物層の４２の上と酸化物層５４の上
の窒化物層６３の部分を除去する。次に構造体を
HFに浸漬し、酸化物層の残部５４及びシリコン
層５０の直下にない酸化物層４２の部分を除去す
る。これによつて第１０図の構造体を得る。
窒化物層５２及び６３をマスクとして用いる事
によつて、埋込酸化物分離領域６４を成長させ
る。これは酸素雰囲気に於て構造体全体を約３時
間約950℃に加熱する事によつて行なう。この酸
化物成長工程によつてシリコン・ウエハ４０へ及
びフイールド分離注入部６０へ伸びる酸化物領域
６４ができる。その酸化物は注入部６０からボロ
ン・イオンを引きつけ、燐イオンをＮウエルへ追
いやる。この事はフイールド注入部領域がウエル
４８の端部に密接して配置される事を意味する。
ボロンの原子が幾分か酸化物領域６４内へ失なわ
れるので、フイールド注入領域６０を形成するた
めに濃密なドーピングを行なうわけである。
埋込酸化物領域６４の形成の際にシリコン層５
０は包囲する窒化物層によつて保護する。更に窒
化シリコン５２及び６３は酸化物領域６４を形成
する場合のマスクとして用いる。従来技術に於て
は、フイールド分離領域の注入のためにもう一つ
のマスクが必要であつた。またこの付加的なマス
クの整合は厳格に行なう必要があつた。
注入ステツプ後に酸化物分離領域を形成する点
が、第１のマスク工程によつてプロセスの初期に
於て酸化物分離領域を作り、フイールド分離注入
部を形成するのに後の工程に於て２つの付加的な
マスクを用いる従来技法と異る点である。更に従
来技法ではシリコン・ウエハ内に深く伸びる埋込
酸化物領域を用いない。加えて、本発明はフイー
ルド注入部６０の端部を決定するために、及び分
離酸化物６４の成長のための領域を画成するのに
層５０を用いる。従来技法では層５０の呈する効
果及び機能を奏する層は用いられていない。
次いで燐酸を用いて窒化物の層５２及び６３を
エツチングする。これによつて第１１図に示す構
造体をうる。
次にCF4及び酸素ガスを用いるプラズマ・エツ
チングによつてシリコン層５０をエツチングす
る。これによつて第１２図に示す構造体をうる。
第１１図の構造体はチヤネル注入のためのマスク
としても用いる事ができる。即ち、シリコン層５
０を用いてＰ領域にチヤネル注入を実施すること
ができる。シリコン層５０を除去する場合には、
同時にＮ及びＰ領域の両方に共通チヤネル注入
（第１２図のBF2イオンで示す）を実施できる。
結果として１方の領域の全注入量は他方の領域の
全注入量と異なる。注入量及び注入種を適当に選
択する事によつて、特別なマスク工程を必要とす
る事なく任意の選択されたゲート材に関してＰ及
びＮチヤネル・デバイスの両方について所望の閾
値電圧をうる事が可能である。
本発明は以上説明した処理工程にある。第１図
の構造体を作るための製造工程の残部は公知であ
つて、多種の変形が可能である。例えば第１３図
は多結晶シリコン・ゲート電極６６を形成するた
めにマスク工程を用いた構造体を示す。これらの
電極は薄い酸化物層４２によつて半導体ウエハ４
０から絶縁される。
第１４図に於て、Ｐチヤネル・デバイスを形成
するウエル４８の領域を保護するためにレジスト
層６８を用いる。レジスト層６８はウエル接点７
０とソース及びドレイン領域７２及び７４との形
成のためのマスク層である。Ｎ＋領域７０，７
２，７４を例えばヒ素イオンでイオン注入する事
によつて形成する。
次にレジスト層６８を除去し、Ｎ＋領域をブロ
ツクするためにレジスト層（図示していない）を
設ける。この新しいレジスト層はＰ＋のソース及
びドレイン領域７６，７８，８０及び８２を形成
するためのマスクとして用いる。
次に多結晶シリコン・ゲート電極６６を電気的
に絶縁するためにSiO2の層８４を付着する。絶
縁層８４に接点開口を開け、Ｐ及びＮチヤネル・
デバイスのソース及びドレイン領域への電気的接
続のための金属接点８６をその接点開口内に形成
する。これと同じ工程に於て、ウエル接点領域７
０への電気的接続のために金属接点８８を設け
る。Flの様な金属を用いるのが適当である。
絶縁層８４は典型例として2000ないし4000Åの
厚さのSiO2である。第１図と同じ最終的構造体
を第１６図に示す。
第１７図ないし第２０図は代替案を示す。この
方法に於ても自己整合フイールド分離注入部が用
いられる。第１７図に於て、Ｐ型半導体ウエハ９
０の上に第１の酸化物層９２、窒化物層９４及び
第２の酸化物層９６が設けられている。これらの
層は厚さが同じであつて、前記の層４２，５２及
び５４と同じ機能を有する。レジスト層９８を酸
化物層９６の上に設ける。レジスト層はＮ型ウエ
ル１０２の形成のための窓１００を画成するため
に用いる。ウエルを形成するために、半導体９０
へＰイオンを注入し、次いでドライブ・イン工程
を行なう。ウエルの形成後、同じマスク層９８を
通してシリコンもしくはシリサイド層１０４を付
着する。層１０４は前記の層５０と同じ機能を有
する。次にレジスト９８を除去し、新しいレジス
ト層１０５を構造体に塗布する。第７図に関して
示した様に開口５８を形成し、用いたのと同様に
フイールド分離の形成のための開口を生じる様に
レジスト層１０５をパターン化する。次にＰ＋フ
イールド分離注入部１０６を形成するために半導
体ウエハ９０内にボロン・イオンを注入する。注
入部１０６はウエル１０２の端部に自己整合され
る。云うまでもないが、ウエル１０２を画成する
ために用いたのと同じマスクを通してシリコン層
１０４を形成したので、シリコン層１０４の端部
はフイールド注入部１０６及びウエル１０２の間
の自己整合を可能にする。
次にシリコン層１０４をプラズマ・エツチング
し、パターン化されたレジスト１０５に形成され
た窓を通して酸化物層９６及び窒化物層９４をエ
ツチングする。これによつて第１９図の構造体を
うる。レジスト層１０５によつて形成された窓に
は酸化物層９２のみが残される。この構造体はレ
ジスト層１０５を除去すると第８図の構造体に類
似している。
次にプラズマ・エツチングによつてシリコン層
１０４を除去し、そして薄い酸化物層９６をエツ
チング除去する。このエツチング工程に於て、窒
化物層９４によつて保護されてない薄い酸化物層
９２の部分がエツチングされる。これによつて第
２０図の構造体を得る。埋込フイールド酸化物を
成長させる領域を画成するために窒化物層９４を
マスクとして用いる。プロセスの残部は前記のプ
ロセスと同じである。
この集積化CMOS構造体の種々の部分におけ
るドープ・レベルは公知である。例えば、第１図
の構造体は、導電率1014-15キヤリヤ／cm3のＰ型
シリコン・ウエハ１２、1019-20キヤリヤ／cm3の
ソース及びドレイン領域２０Ａ，２２Ａ，２０
Ｂ，２２Ｂ、1016-17キヤリヤ／cm3のＰ型フイー
ルド分離注入部を有する。Ｎ型ウエル１４の導電
率はおよそ1015-16キヤリヤ／cm3である。本発明
を実施例する場合、構造体の異つたドープ領域を
形成するために別個のイオン注入工程を用いるの
で、集積化構造体の異なる部分に最適の導電率レ
ベルを設定する事が可能である。この特徴点はウ
エルの端部に対してフイールド分離注入部を自己
整合させ、しかもマスク工程を最小にする事を必
要とするプロセスに於て得られる。更に、別個の
マスク工程を必要とする異なくＮチヤネル・デバ
イス及びＰチヤネル・デバイスの閾値電圧を調整
することができる。
当業者にとつて明らかな如く、第１及び第２の
マスク・ステツプの順序を逆にする事ができる。
更にフイールド酸化物分離領域のためのパターン
を、注入領域及びウエルのためのパターンの形成
前に形成する事ができる。しかしながら、ウエル
及びフイールド分離注入部のための実際の注入は
埋込酸化物領域の形成前に実施する。
第１７図ないし第２０図に示した代替案の工程
は、窒化物の付着を２度行う必要がなく、よつて
反応性イオンエツチングを２度行う必要を回避で
きるという利点を有する。この代替的工程は全体
的な製造工程の一部を単純化しうるが、不利点も
生じうる。例えば、注入したウエル１０２（第１
７図）は、注入の際により厚い窒化物及び酸化物
の積層部がウエハ９０を覆うので浅くなりうる。
更に、第２０図の構造体のウエル領域の上に第１
１図のマスク５０に相当するマスク（シリコンも
しくはシリサイド層１０４）が残されず、よつて
Ｎ及びＰチヤネルの閾値調節注入のためのマスク
としての機能を呈しない。
【図面の簡単な説明】
第１図はCMOS構造体を示す図、第２図ない
し第１６図は第１図の構造体を作るための構造工
程を説明する図、第１７図ないし第２０図は第１
図の構造体を作るための代替工程を説明する図で
ある。 ４０……半導体ウエハ層、４２……SiO2層、
４４……レジスト層、４６……窓部、４８……Ｎ
型ウエル、５０……シリコン層、５２……窒化物
層、５４……酸化物層、５６……レジスト層、５
８，６２……窓部、６０……フイールド分離注入
領域、６３……窒化物層、６４……埋込酸化物分
離領域、６６……多結晶シリコン・ゲート電極、
６８……レジスト層、７０……Ｎ＋ウエル接点、
７２，７４……Ｎ＋ソース、ドレイン領域、７
６，７８，８０，８２……Ｐ＋ソース、ドレイン
領域。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体層の上に、該半導体層の１部分に形成
    されるウエルを画成する開口を有する第１のマス
    クを形成し、 上記第１のマスクの開口を通して上記半導体層
    にイオン注入を行なうことにより上記半導体層内
    に上記ウエル形成のための第１のイオン注入領域
    を形成し、 上記第１のマスクの開口を通して上記半導体層
    を含む基板上にマスキング層を付着し、 上記第１のマスクを除去することにより上記第
    １のマスクの開口における上記半導体層の上のマ
    スキング層を残して上記第１のマスクの上のマス
    キング層を除去し、 上記半導体層の上及び上記半導体層の上に残さ
    れたマスキング層の上に、該マスキング層の端部
    を含む部分を露出させる少くとも１つの開口を有
    する第２のマスクを形成し、 上記第２のマスクに於ける上記開口を通して上
    記半導体層にイオン注入を行ない、フイールド分
    離注入領域形成のために上記マスキング層の端部
    によつて決定される端部を有する第２のイオン注
    入領域を上記半導体層内に形成することを含む相
    補形MOS構造体の形成方法。
JP59005862A 1983-05-02 1984-01-18 相補形ｍｏｓ構造体の形成方法 Granted JPS59204232A (ja)

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US06/490,766 US4471523A (en) 1983-05-02 1983-05-02 Self-aligned field implant for oxide-isolated CMOS FET
US490766 1983-05-02

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JPS59204232A JPS59204232A (ja) 1984-11-19
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