JPS59204782A - 試験パタ−ン発生装置 - Google Patents
試験パタ−ン発生装置Info
- Publication number
- JPS59204782A JPS59204782A JP58081208A JP8120883A JPS59204782A JP S59204782 A JPS59204782 A JP S59204782A JP 58081208 A JP58081208 A JP 58081208A JP 8120883 A JP8120883 A JP 8120883A JP S59204782 A JPS59204782 A JP S59204782A
- Authority
- JP
- Japan
- Prior art keywords
- test pattern
- circuit
- signal
- address signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、１Ｃ試験装置の試験パターン発生装置に関す
るものである。
るものである。
一般的にＩＣ試験装置にてＩ（４−試験する場合、あら
かじめ被測定ＩＣ（以降１）ＵＴと称す）の種類笹に試
験パターンを魂（１＋Ｗ １．、この試験パターンをＩ
Ｃｊ式１状装置に入力し、内蔵する試験パターン発生装
置に一時的に蓄え試験実行時にスタートアドレスから順
次最終アドレスまで１３１ＪＴに印カロし、この時のＤ
Ｕ Ｔ ；Ｑｈらの出力と試験パターン内の期特出力
葡比較することによりＤ Ｕ Ｔを試験する。
かじめ被測定ＩＣ（以降１）ＵＴと称す）の種類笹に試
験パターンを魂（１＋Ｗ １．、この試験パターンをＩ
Ｃｊ式１状装置に入力し、内蔵する試験パターン発生装
置に一時的に蓄え試験実行時にスタートアドレスから順
次最終アドレスまで１３１ＪＴに印カロし、この時のＤ
Ｕ Ｔ ；Ｑｈらの出力と試験パターン内の期特出力
葡比較することによりＤ Ｕ Ｔを試験する。
注年ＩＣｃ″）東槓産、機能は飛躍的に向上し、試販に
必便な試験パターンも長大な量となりつつある。ＩＣ試
験装置に２いても試験パターンを格納する試験パターン
発生装置の試験パターン記憶容量も長大なものが要求さ
れる様になってさている。
必便な試験パターンも長大な量となりつつある。ＩＣ試
験装置に２いても試験パターンを格納する試験パターン
発生装置の試験パターン記憶容量も長大なものが要求さ
れる様になってさている。
通粛、試、験パターン発生装置の試験パターン記憶部に
使用でれるメモリー素子ｒｊ、スタチック型のメモリー
が使用てれるが、ダイナミック型メモリーと比救し、大
容量で、高速動作のものは、高価である為、試験パター
ン発生装置の価格；と上げるばかりでなく、試験パター
ン格納容Ｊｉｋｋもｌ１１１Ｊ限したりする。しかし、
ダイナミック型メモリー七使用した場合、メモリー素子
単体は、スタチック型より安くても、試験パターンを、
試験パターン発生装置に一時的に記はした後、この記憶
された内容がきえない様試験バター′ン発生装置内の試
験パターン記憶部と一定の一グイタルでリフレッシュＬ
なければならない。また、このリフレッシュは、試験実
行時にスタートアドレスから指定名れた繰返し周波数で
１偵次最終アドレス”までＤｔＪＴに印加するときにも
、試祿パターン発生に影響ヲ与えない様にする必要があ
る。この為、リフレッシュタイミングの制御が別途必要
となり、従来はこの制御回路が複雑になり、スタチック
型メモリーを使用した時以上にに験パターン発生装置か
部側でしかも複雑になる欠点がめった為、タイナミック
型メモリーは、試験パターン発午装置に使用でれにくか
った。
使用でれるメモリー素子ｒｊ、スタチック型のメモリー
が使用てれるが、ダイナミック型メモリーと比救し、大
容量で、高速動作のものは、高価である為、試験パター
ン発生装置の価格；と上げるばかりでなく、試験パター
ン格納容Ｊｉｋｋもｌ１１１Ｊ限したりする。しかし、
ダイナミック型メモリー七使用した場合、メモリー素子
単体は、スタチック型より安くても、試験パターンを、
試験パターン発生装置に一時的に記はした後、この記憶
された内容がきえない様試験バター′ン発生装置内の試
験パターン記憶部と一定の一グイタルでリフレッシュＬ
なければならない。また、このリフレッシュは、試験実
行時にスタートアドレスから指定名れた繰返し周波数で
１偵次最終アドレス”までＤｔＪＴに印加するときにも
、試祿パターン発生に影響ヲ与えない様にする必要があ
る。この為、リフレッシュタイミングの制御が別途必要
となり、従来はこの制御回路が複雑になり、スタチック
型メモリーを使用した時以上にに験パターン発生装置か
部側でしかも複雑になる欠点がめった為、タイナミック
型メモリーは、試験パターン発午装置に使用でれにくか
った。
本発明は、ダイナミック型メモリーへのリフレッシュの
発生タイミングの制仰全藺便にし、試験パターン発生装
置としては、あたかもスタチック型メモリーを使用して
いるかの様に動作する試験パターン発生装置を提供する
為になされたものである。
発生タイミングの制仰全藺便にし、試験パターン発生装
置としては、あたかもスタチック型メモリーを使用して
いるかの様に動作する試験パターン発生装置を提供する
為になされたものである。
第１図は、本発明による格成ブロック（２）であり、第
２図は第１図の動作を説明するタイミング図である。
２図は第１図の動作を説明するタイミング図である。
１は、試験実行時に試験パターン記憶部４に一時的に格
納されている試験パターンの読出しアドレスを指定する
アドレス信号を、端子９に印加される。試験パターンの
読出し基準信号を示すＴ。
納されている試験パターンの読出しアドレスを指定する
アドレス信号を、端子９に印加される。試験パターンの
読出し基準信号を示すＴ。
信号に同期して発生させるアドレス信号発生部、発生で
れたアドレス信号は、Ｔ〆（Ｕ号とともに端子１０に出
力される。２は、試験パターン記憶部４に使用でれるダ
イナミック型メモリーの読み出しに必要とされる、Ｔｒ
ｍｉｎ 時間だけアドレス発生部１から端子１０に出
力されるＴダ、アドレス信号を遅らせる遅延回路であり
、Ｔｒｒｒ＋ｉｎ時間だけ遅延でれたＴ〆、アドレス信
号は、端子１１に出力される。３は、試験パターン記憶
部４に印加式れる。アドレス信号を端子１８に印加され
る選択信号にて端子１１に出力式れるアドレス信号が、
またはリフレッシュ制御部８から出力でれるリフレッシ
ュアドレス信号かを選択する選択回路部である。端子１
２には、選択回路部３で選択されたアドレス信号が出力
され、試験パターン記憶部４では、このアドレス信号で
指定されたアドレスの内容が読み出てれる。また、試験
パターンは、端子１３を介して試験実行開始前に試験パ
ターン記憶部４に記憶される。５は、端子１１に出力て
れた１ｇ６、アドレス信号を再びＴｒｍｉｎ時間だけ遅
らせる遅延回路。６は、端子１０に出力されるアドレス
信号と遅延回路２，５により遅延でれたアドレス信号と
の一致を０）１回路１６がら印加されるＴ もしくは、
一致信号の時間位置で検出する一致検出回路であり、一
致していると端子１７にパルスが出力式れ不一致の場合
にはパルスは出力式れない。７は、−数構出回路６で一
致がとれた場合端子１７に出力される一致検出パルスを
Ｔｒｍｉｎ だけ遅らせる遅延回路である。８は、−
数構出パルスが端子１７に出力された時、リフレッシュ
アドレス信号を出方すると共に、選択回路部３の入力端
子１８にアドレス選択信号を出力する。これにより、端
子１２への出力は、アドレス発生部１からのアドレス信
号からりフンッシュアドレス１ｇ号に切換り、試験パタ
ーン記憶部４に使用されているダイナミック型メモリー
がリフレッシュちれることになる。１４は、遅延回路２
，５によシ遅延芒れたＴ をさらにＴＤ時間遅延させる
遅延回路でるる。
れたアドレス信号は、Ｔ〆（Ｕ号とともに端子１０に出
力される。２は、試験パターン記憶部４に使用でれるダ
イナミック型メモリーの読み出しに必要とされる、Ｔｒ
ｍｉｎ 時間だけアドレス発生部１から端子１０に出
力されるＴダ、アドレス信号を遅らせる遅延回路であり
、Ｔｒｒｒ＋ｉｎ時間だけ遅延でれたＴ〆、アドレス信
号は、端子１１に出力される。３は、試験パターン記憶
部４に印加式れる。アドレス信号を端子１８に印加され
る選択信号にて端子１１に出力式れるアドレス信号が、
またはリフレッシュ制御部８から出力でれるリフレッシ
ュアドレス信号かを選択する選択回路部である。端子１
２には、選択回路部３で選択されたアドレス信号が出力
され、試験パターン記憶部４では、このアドレス信号で
指定されたアドレスの内容が読み出てれる。また、試験
パターンは、端子１３を介して試験実行開始前に試験パ
ターン記憶部４に記憶される。５は、端子１１に出力て
れた１ｇ６、アドレス信号を再びＴｒｍｉｎ時間だけ遅
らせる遅延回路。６は、端子１０に出力されるアドレス
信号と遅延回路２，５により遅延でれたアドレス信号と
の一致を０）１回路１６がら印加されるＴ もしくは、
一致信号の時間位置で検出する一致検出回路であり、一
致していると端子１７にパルスが出力式れ不一致の場合
にはパルスは出力式れない。７は、−数構出回路６で一
致がとれた場合端子１７に出力される一致検出パルスを
Ｔｒｍｉｎ だけ遅らせる遅延回路である。８は、−
数構出パルスが端子１７に出力された時、リフレッシュ
アドレス信号を出方すると共に、選択回路部３の入力端
子１８にアドレス選択信号を出力する。これにより、端
子１２への出力は、アドレス発生部１からのアドレス信
号からりフンッシュアドレス１ｇ号に切換り、試験パタ
ーン記憶部４に使用されているダイナミック型メモリー
がリフレッシュちれることになる。１４は、遅延回路２
，５によシ遅延芒れたＴ をさらにＴＤ時間遅延させる
遅延回路でるる。
第２図は、第１図の動作を説明するタイミング図である
。２０は端子１０でのＴ 信号、２１は、２０のＴ ４
に号が遅延回路２，５．１４を通り２ＸＴｒｍｉｎ＋Ｔ
Ｄだけ遅延されｆＣＴ 信号であり０Ｒ回路１６を通シ
一致検出回路６へ入力される。
。２０は端子１０でのＴ 信号、２１は、２０のＴ ４
に号が遅延回路２，５．１４を通り２ＸＴｒｍｉｎ＋Ｔ
Ｄだけ遅延されｆＣＴ 信号であり０Ｒ回路１６を通シ
一致検出回路６へ入力される。
２２は、アドレス発生部１により、Ｔ 信号に同期して
入力−ａｔＺたアト７２１ｇ号、２３は、上記２２の信
号が’ｌｌ’ｒｎｘ１ｎ だけ遅れ選択回路部３及び遅
延回路５に入力されるアドレス信号、２４は、上記２３
のアドレス信号がさらに遅延回路５によりＴｒｍｉｎだ
け遅れたアドレス信号、２５は、ＯＲ回路１６の出力パ
ルス信号、２６は、−数棟出回路６によｐ発生される一
致検出パルス、２７は、上記２０〜２６のタイミングで
動作した場合の端子１２に出力される、試験パターン記
憶部４への試験パターン発生アドレス信号及びリフレッ
シュアドレス信号である。動作を説明すると以下の様に
なる。
入力−ａｔＺたアト７２１ｇ号、２３は、上記２２の信
号が’ｌｌ’ｒｎｘ１ｎ だけ遅れ選択回路部３及び遅
延回路５に入力されるアドレス信号、２４は、上記２３
のアドレス信号がさらに遅延回路５によりＴｒｍｉｎだ
け遅れたアドレス信号、２５は、ＯＲ回路１６の出力パ
ルス信号、２６は、−数棟出回路６によｐ発生される一
致検出パルス、２７は、上記２０〜２６のタイミングで
動作した場合の端子１２に出力される、試験パターン記
憶部４への試験パターン発生アドレス信号及びリフレッ
シュアドレス信号である。動作を説明すると以下の様に
なる。
試験開始前にあらかじめ準備式れた試験パターンが、端
子１３より試験パターン記憶部４に格納される。試験開
始と同時に、アドレス発生部１では、端子９から入力さ
れるＴ ｌｉ号に同期してアドレス信号が端子１０に
出力される。この出力は、−数棟出回路６、及び遅延回
路２に入力されＴｒｍｉｎ 時間だけ遅延され、さら
に遅延回路５によ５Ｔｒｍｉｎ 時間だけ一遅延され
た後に一致検出回路６に入力でれる。すなわち検出回路
６では、遅延回路２，５，１４で２ Ｔｒｍｉｎ＋ＴＤ
時１１Ｊｊ遅レタＴ 信号または、−数棟出回路６から
の一致検出パルスが’Ｉ” ｒｍｉ ｎ だけ遅れた信
号からなる２５のパルスの時点で２２と、２４の一致が
とられる。
子１３より試験パターン記憶部４に格納される。試験開
始と同時に、アドレス発生部１では、端子９から入力さ
れるＴ ｌｉ号に同期してアドレス信号が端子１０に
出力される。この出力は、−数棟出回路６、及び遅延回
路２に入力されＴｒｍｉｎ 時間だけ遅延され、さら
に遅延回路５によ５Ｔｒｍｉｎ 時間だけ一遅延され
た後に一致検出回路６に入力でれる。すなわち検出回路
６では、遅延回路２，５，１４で２ Ｔｒｍｉｎ＋ＴＤ
時１１Ｊｊ遅レタＴ 信号または、−数棟出回路６から
の一致検出パルスが’Ｉ” ｒｍｉ ｎ だけ遅れた信
号からなる２５のパルスの時点で２２と、２４の一致が
とられる。
もし、一致していると一致検出回路６から一数構出バル
ス２６が端子１７に出力でれる。この−数構出パルス２
６でリフレッシュ制御回路８が起動され、端子１８にリ
フレッシュ選択信号が出力式れる為、選択回路３は、リ
フレッシュ制御部８がらのリフレッシュアドレス信号を
選択し端子１２に出力する。また、端子１７に出力され
た一致検出パルスは、遅延回路７により ’Ｊ：’ ｒ
ｎ−＋ｉ ｎ 時間だけ遅れ、ＯＲ回路１６を通り再び
一致検出回路６にパルスで入力きれる。この時点で再び
２２と２４の状態が一致検出回路６により検出され、一
致していると端子１７に一数構出バルス２５が出力式れ
る。この−数構出パルスでリフレッシュｆｆ１ｌＪ ？
１回路８が再度起動され、端子１８にリフレッシ−選択
信号が出力され、リフレッシュ制御回路から（ｄ、次の
り）Ｖツシュアドレス信号が出方され選択回路３を介し
て端子１２にこのリフレッシ−アドレス信号が出力され
る。この様にして、−数棟出回路６にてＯＲ回路１６か
ら出方されるパルスの時点で２２と２４のアドレス信号
の一致がとれてぃからパルスが出力でれる直前で、アド
レス発生部１からのアドレス信号が次アドレスにかわる
と、２２と２４で一致がとれなくなり端子１７に一致検
出パルスが出力式れない、この為、リフレッシュ制御回
路８がら端子１８へのリフレッシュ選択信号が禁止され
、選択回路３は、端子１１のアドレス信号を選択し端子
１２に出方する。この様にして、２２と２４の信号が一
致している期間は、リフレッシュ制御部８が起動きれ常
に試験パターン記憶部４に使用でれるダイナミック型メ
モリーをリフレッシュし続ける。試験パターン記憶部４
へのアドレス信号が切換ゎるとリフレッシュを停止し、
アドレス信号発生部１より発生でれたアドレス信号に従
って試験パターン記憶部４への内容が読み出されるのに
必９な時間待ってがら再びリフレッシュを自動的に再開
することになる。ｔなわち、本発明を試験パターン発生
装置に適用することにより試験パターン記憶部の記憶素
子をスタチック型メモリーからダイナミック型メモリー
へ価格低減及び大容量化を簡便に行うことが可能となる
。
ス２６が端子１７に出力でれる。この−数構出パルス２
６でリフレッシュ制御回路８が起動され、端子１８にリ
フレッシュ選択信号が出力式れる為、選択回路３は、リ
フレッシュ制御部８がらのリフレッシュアドレス信号を
選択し端子１２に出力する。また、端子１７に出力され
た一致検出パルスは、遅延回路７により ’Ｊ：’ ｒ
ｎ−＋ｉ ｎ 時間だけ遅れ、ＯＲ回路１６を通り再び
一致検出回路６にパルスで入力きれる。この時点で再び
２２と２４の状態が一致検出回路６により検出され、一
致していると端子１７に一数構出バルス２５が出力式れ
る。この−数構出パルスでリフレッシュｆｆ１ｌＪ ？
１回路８が再度起動され、端子１８にリフレッシ−選択
信号が出力され、リフレッシュ制御回路から（ｄ、次の
り）Ｖツシュアドレス信号が出方され選択回路３を介し
て端子１２にこのリフレッシ−アドレス信号が出力され
る。この様にして、−数棟出回路６にてＯＲ回路１６か
ら出方されるパルスの時点で２２と２４のアドレス信号
の一致がとれてぃからパルスが出力でれる直前で、アド
レス発生部１からのアドレス信号が次アドレスにかわる
と、２２と２４で一致がとれなくなり端子１７に一致検
出パルスが出力式れない、この為、リフレッシュ制御回
路８がら端子１８へのリフレッシュ選択信号が禁止され
、選択回路３は、端子１１のアドレス信号を選択し端子
１２に出方する。この様にして、２２と２４の信号が一
致している期間は、リフレッシュ制御部８が起動きれ常
に試験パターン記憶部４に使用でれるダイナミック型メ
モリーをリフレッシュし続ける。試験パターン記憶部４
へのアドレス信号が切換ゎるとリフレッシュを停止し、
アドレス信号発生部１より発生でれたアドレス信号に従
って試験パターン記憶部４への内容が読み出されるのに
必９な時間待ってがら再びリフレッシュを自動的に再開
することになる。ｔなわち、本発明を試験パターン発生
装置に適用することにより試験パターン記憶部の記憶素
子をスタチック型メモリーからダイナミック型メモリー
へ価格低減及び大容量化を簡便に行うことが可能となる
。
試験パターン発生装置の試験パターン記憶容量の大容量
化によｐＤＵＴの機能試験をより細部にわたって行うこ
とが可能となる為ひいては試験後のＩＣの品質會より高
める効果もでてくる。
化によｐＤＵＴの機能試験をより細部にわたって行うこ
とが可能となる為ひいては試験後のＩＣの品質會より高
める効果もでてくる。
第１図は、不発明による試験パターン発生装置のブロッ
ク図でろ９、第２図は、第１図を説明する為のタイミン
グ図である。 １・・・・・・アドレス１４号発生部、２，５，７．１
４・・・・・・遅延回路、３・・・・・・選択回路部、
４・・・・・・試験パターン記憶部、６・・・・・・−
数構出回路、８ ・・・リフレッシュ制御回路、９・・
・・・・Ｔ 信号印加端子、１０・・・・・・アドレス
信号発生部１の出力端子、１１・・・・・・遅延回路２
の出力端子、１２・・・・・・選択回路部３の出力端子
１３・・・・・・試験パターン記憶部４への試験パター
ン入力端子、１６・・・・・・ＯＲ回路、１７・・・・
・一致回路６刀・らの−数構出パルス出力端子、１８・
・・・リフレッシュ制御回路８からのりフレッシュ選択
信号の出力端子、２０・・・・・４子９に印加でれるＴ
信号、２１・・・・・０几回路１６からのＴ 信号、
２２・・・・・・端子１０に出力゛されるアドレス信号
、２３・・・・・・前記２２の信号が遅延回部２で遅延
さｎた信号、２４・・・・・・前記２３の信号が遅延回
路５で遅延された信号２５・・・・・・ＯＲ回路１６の
出力パルス信号、２６・・・・・・−数構出回路６から
端子１７に出力される一致検出パルス、２７・・・・・
・端子１２に出力されるアドレス信号及びリフレッシュ
アドレス信号。
ク図でろ９、第２図は、第１図を説明する為のタイミン
グ図である。 １・・・・・・アドレス１４号発生部、２，５，７．１
４・・・・・・遅延回路、３・・・・・・選択回路部、
４・・・・・・試験パターン記憶部、６・・・・・・−
数構出回路、８ ・・・リフレッシュ制御回路、９・・
・・・・Ｔ 信号印加端子、１０・・・・・・アドレス
信号発生部１の出力端子、１１・・・・・・遅延回路２
の出力端子、１２・・・・・・選択回路部３の出力端子
１３・・・・・・試験パターン記憶部４への試験パター
ン入力端子、１６・・・・・・ＯＲ回路、１７・・・・
・一致回路６刀・らの−数構出パルス出力端子、１８・
・・・リフレッシュ制御回路８からのりフレッシュ選択
信号の出力端子、２０・・・・・４子９に印加でれるＴ
信号、２１・・・・・０几回路１６からのＴ 信号、
２２・・・・・・端子１０に出力゛されるアドレス信号
、２３・・・・・・前記２２の信号が遅延回部２で遅延
さｎた信号、２４・・・・・・前記２３の信号が遅延回
路５で遅延された信号２５・・・・・・ＯＲ回路１６の
出力パルス信号、２６・・・・・・−数構出回路６から
端子１７に出力される一致検出パルス、２７・・・・・
・端子１２に出力されるアドレス信号及びリフレッシュ
アドレス信号。
Claims (1)
- 半導体集積回路等の試験装置の試験パターン発生装置に
おいて、試験パターンを記憶するダイナミック型メモリ
を使用した試験パターン記憶部と、前記試験パターン記
憶部のアドレス信号を発生するアドレス信号発生部と、
前記アドレス信号発生部から全生石れるアドレス信号を
、前記試験パターン記憶Ｓｔアクセスするに必要な時間
遅延させる第１の遅延回路と、前記第１の遅延回路の出
力を前記時間と同一時間遅延きせる第２の遅延回路と、
前記アドレス信号発生部から発生きれるアドレス信号と
前記第２の遅延回路の出力との一致を検出する一致検出
回路と、前記−数構出回路から出力される一致信号によ
逆起動され、前記ダイナミック型メモリをリフレッシュ
するリフレッシュ制御回路と、前記一致信号を前記第１
の遅延回路と同じ時間遅延させる第３の遅延回路と、前
記試験パターン記憶部のアドレス信号として前記第１の
遅延回路の出力めるいは、前記リフレッシュ制御回路か
ら発生されるアドレス信号のいずれかを前記リフレッシ
ュ制御回路から発生されるリフレッシ、−信号に基すき
選択回路とを備え、前記アドレス信号発生部から発生て
れるアドレス信号と前記第２の遅延回路の出力との一致
を、前記アドレス信号発生部、第１および第２の遅延回
路を経由したアドレス発生の基準信号のタイミングある
いは、前記第３の遅延回路により遅延された一致信号の
タイミングにより前記−数構出回路において検出された
一致信号によジ、前記ダイナミック型メモリのリフレッ
シュを行うことを特徴とする試験パターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081208A JPS59204782A (ja) | 1983-05-10 | 1983-05-10 | 試験パタ−ン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081208A JPS59204782A (ja) | 1983-05-10 | 1983-05-10 | 試験パタ−ン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59204782A true JPS59204782A (ja) | 1984-11-20 |
Family
ID=13740065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081208A Pending JPS59204782A (ja) | 1983-05-10 | 1983-05-10 | 試験パタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59204782A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990015999A1 (fr) * | 1989-06-16 | 1990-12-27 | Advantest Corporation | Generateur de mire electronique |
-
1983
- 1983-05-10 JP JP58081208A patent/JPS59204782A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990015999A1 (fr) * | 1989-06-16 | 1990-12-27 | Advantest Corporation | Generateur de mire electronique |
| US5265102A (en) * | 1989-06-16 | 1993-11-23 | Advantest Corporation | Test pattern generator |
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