JPH0481675A - 半導体デバイステスト装置 - Google Patents
半導体デバイステスト装置Info
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- JPH0481675A JPH0481675A JP2194803A JP19480390A JPH0481675A JP H0481675 A JPH0481675 A JP H0481675A JP 2194803 A JP2194803 A JP 2194803A JP 19480390 A JP19480390 A JP 19480390A JP H0481675 A JPH0481675 A JP H0481675A
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- semiconductor device
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31912—Tester/user interface
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、メモリＩＣチップなどの半導体デバイスの
機能をテストする半導体デバイステスト装置に関し、と
くに半導体デバイスへの入力試験信号をシミュレートし
て２次元画像として表示するシミュレーション機能を備
えた半導体デバイステスト装置に関する。
機能をテストする半導体デバイステスト装置に関し、と
くに半導体デバイスへの入力試験信号をシミュレートし
て２次元画像として表示するシミュレーション機能を備
えた半導体デバイステスト装置に関する。
［従来の技術］
半導体デバイステスト装置は、メモリＩＣなどの半導体
デバイスに入力される試験波形信号をパターンジェネレ
ータ、タイミングジェネレータ、フォーマツターなどを
用いて形成して半導体デバイスに印加し、この試験入力
信号に応答して半導体デバイスから出力される信号を期
待値と比較して半導体デバイスの機能を評価するもので
ある。
デバイスに入力される試験波形信号をパターンジェネレ
ータ、タイミングジェネレータ、フォーマツターなどを
用いて形成して半導体デバイスに印加し、この試験入力
信号に応答して半導体デバイスから出力される信号を期
待値と比較して半導体デバイスの機能を評価するもので
ある。
第５図は、従来の半導体デバイステスト装置のハードウ
ェア構成の概略をしめずブロック図である。
ェア構成の概略をしめずブロック図である。
この半導体デバイステスト装置の構成および動作は次の
とおりである。
とおりである。
中央処理装置（ＣＰＵ）（１）は半導体デバイステスト
装置全体の動作を制御する。パターンジェネレータ（２
）は、試験入力信号波形、期待値パターンなどの各種パ
ターン信号を生成する。
装置全体の動作を制御する。パターンジェネレータ（２
）は、試験入力信号波形、期待値パターンなどの各種パ
ターン信号を生成する。
方、タイミングジェネレータ（３）は被試験半導体デバ
イス（ＤＵＴ）（６）の機能試験に必要な基準タイミン
グを決める各種のタイミング信号を発生する。またフォ
ーマツター（４）は、パターンジェネレータ（２）によ
る波形とタイミングジェネレータ（３）による基準タイ
ミングを合成し、被試験半導体デバイス（６）に印加さ
れる試験波形を合成する。ピンエレクトロニクス（５）
は被試験半導体デバイス（６）の入出力ピンに対するイ
ンターフェースであって、後述のドライバ（第６図）お
よびコンパレータ（第７図、第８図）がら構成される。
イス（ＤＵＴ）（６）の機能試験に必要な基準タイミン
グを決める各種のタイミング信号を発生する。またフォ
ーマツター（４）は、パターンジェネレータ（２）によ
る波形とタイミングジェネレータ（３）による基準タイ
ミングを合成し、被試験半導体デバイス（６）に印加さ
れる試験波形を合成する。ピンエレクトロニクス（５）
は被試験半導体デバイス（６）の入出力ピンに対するイ
ンターフェースであって、後述のドライバ（第６図）お
よびコンパレータ（第７図、第８図）がら構成される。
被試験半導体デバイス（６）は、メモリＩＣであり、入
出力用の多数のピンを有するが、通常のピン構成におい
ては、これらのうちの大部分は入力ピン（アドレス信号
、制御信号などが入力される）であって、出力ピン（デ
ータ信号を出力する）や入出力ビン（データ信号を入出
力する）は比較的少数（１ビン、４ビン、８ピン等が一
般的）である。
出力用の多数のピンを有するが、通常のピン構成におい
ては、これらのうちの大部分は入力ピン（アドレス信号
、制御信号などが入力される）であって、出力ピン（デ
ータ信号を出力する）や入出力ビン（データ信号を入出
力する）は比較的少数（１ビン、４ビン、８ピン等が一
般的）である。
第６図は、ピンエレクトロニクス（５）内のドライバの
動作原理をしめずブロック図である。ドライバ（７）は
、半導体デバイステスト装置の各出力ピン（半導体デバ
イス（６）の各入力ピンおよび入出力ピンに接続される
）ごとに設けられ、フォーマツター（４）の発生する試
験波形デジタル信号を半導体デバイス（６）の要求する
テスト電圧レベルのパターンに変換して、高品質な波形
を半導体デバイス（６）に印加する。
動作原理をしめずブロック図である。ドライバ（７）は
、半導体デバイステスト装置の各出力ピン（半導体デバ
イス（６）の各入力ピンおよび入出力ピンに接続される
）ごとに設けられ、フォーマツター（４）の発生する試
験波形デジタル信号を半導体デバイス（６）の要求する
テスト電圧レベルのパターンに変換して、高品質な波形
を半導体デバイス（６）に印加する。
一方、第７図はピンエレクトロニクス（５）内のコンパ
レータの動作原理を示すブロック図であり、第８図にそ
の詳細を示す。このコンパレータ（８）は、半導体デバ
イステスト装！の各入力ピン（半導体デバイス（６）の
各出力ピンおよび入出力ピンに接続される）ごとに設け
られ、半導体デバイス（１０）の出力信号を判定基準タ
イミングごとにハイレベル判定基準ＶＯＨまたはロウレ
ベル判定基準ＶＯＬと比較し、半導体デバイス（１０）
の出力信号の電圧レベルおよびタイミングが期待どおり
に発生しているかどうかを判定する。すなわちコンパレ
ータ（８）は第８図に示すようにハイコンパレータ（８
ａ）およびロウコンパレータ（８ｂ）からなり、（模式
的に示された）回路９は期待値信号に従ってハイコンパ
レータ（８ａ）とロウコンパレータ（８ｂ）のどちらを
有効にするかを決定する。判定の各タイミングは回路（
９）に印加されるストローブ信号によって決定される。
レータの動作原理を示すブロック図であり、第８図にそ
の詳細を示す。このコンパレータ（８）は、半導体デバ
イステスト装！の各入力ピン（半導体デバイス（６）の
各出力ピンおよび入出力ピンに接続される）ごとに設け
られ、半導体デバイス（１０）の出力信号を判定基準タ
イミングごとにハイレベル判定基準ＶＯＨまたはロウレ
ベル判定基準ＶＯＬと比較し、半導体デバイス（１０）
の出力信号の電圧レベルおよびタイミングが期待どおり
に発生しているかどうかを判定する。すなわちコンパレ
ータ（８）は第８図に示すようにハイコンパレータ（８
ａ）およびロウコンパレータ（８ｂ）からなり、（模式
的に示された）回路９は期待値信号に従ってハイコンパ
レータ（８ａ）とロウコンパレータ（８ｂ）のどちらを
有効にするかを決定する。判定の各タイミングは回路（
９）に印加されるストローブ信号によって決定される。
ところで半導体デバイス（６）に入力される試験波形そ
のものが所定の波形から外れていては半導体デバイス（
６）の機能の正確な評価は行えない。従ってピンエレク
トロニクス（５）の各ドライバ（７）の出力波形をシミ
ュレートする必要が生じる。ドライバの出力をシミュレ
ートする方法としては各ドライバ（７）の出力を直接コ
ンパレータに入力することが考えられる。このため第９
図に示すように、半導体デバイステスト装置の全ピンに
ドライバ（７）とコンパレータ（８）を備える半導体デ
バイステスト装置が開発された。第９図の回路でドライ
バ（７）の出力波形をシミュレートする場合には、スイ
ッチ（１０）を閉じてドライバ（７）の出力をコンパレ
ータ（８）に入力する。
のものが所定の波形から外れていては半導体デバイス（
６）の機能の正確な評価は行えない。従ってピンエレク
トロニクス（５）の各ドライバ（７）の出力波形をシミ
ュレートする必要が生じる。ドライバの出力をシミュレ
ートする方法としては各ドライバ（７）の出力を直接コ
ンパレータに入力することが考えられる。このため第９
図に示すように、半導体デバイステスト装置の全ピンに
ドライバ（７）とコンパレータ（８）を備える半導体デ
バイステスト装置が開発された。第９図の回路でドライ
バ（７）の出力波形をシミュレートする場合には、スイ
ッチ（１０）を閉じてドライバ（７）の出力をコンパレ
ータ（８）に入力する。
［発明が解決しようとする課題］
上に指摘したようにメモリチップのピンの大部分は入力
専用であり、これらに接続される半導体デバイステスト
装置の出力ピンに対してはコンブ＜レータは不要である
。しかし上に述べたような従来のシミュレーション機能
付半導体デバイステスト装置は、全ピンが入出力機能を
もつ全ビンＩ１０ビン型であり、半導体デバイステスト
装置の全ビンにそれぞれ別個のコンパレータを設けてい
る。
専用であり、これらに接続される半導体デバイステスト
装置の出力ピンに対してはコンブ＜レータは不要である
。しかし上に述べたような従来のシミュレーション機能
付半導体デバイステスト装置は、全ピンが入出力機能を
もつ全ビンＩ１０ビン型であり、半導体デバイステスト
装置の全ビンにそれぞれ別個のコンパレータを設けてい
る。
この結果、構成が繁雑になり高価であるという問題点が
あった。
あった。
この発明はこのような問題点を解消するためになされた
ものであり、各ドライバから出力される試験波形をシミ
ュレートすることができる、構成が単純で安価な半導体
デバイステスト装置を得ることを目的とする。
ものであり、各ドライバから出力される試験波形をシミ
ュレートすることができる、構成が単純で安価な半導体
デバイステスト装置を得ることを目的とする。
［課題を解決するための手段］
この発明に係る半導体デバイステスト装置は、メモリＩ
Ｃなどの半導体デバイスのビンに対応する複数のドライ
バを介して試験波形信号を半導体デバイスに入力し、半
導体デバイスからの出力信号をコンパレータを用いて判
定する半導体デバイステスト装置であって、 複数個のドライバの出力から少なくとも１個の出力を選
択するトライバ出力選択手段と、このドライバ出力選択
手段の出力する試験信号波形を保持し、これを反復して
出力する波形保持反復手段と、 この波形保持 反復手段の出力する試験信号波形と基準
レベルとを、所定時間間隔の各基準タイミングごとに比
較し、出力信号波形が基準レベル以上であるか否かを判
定する少なくとも１個の比較手段と、 この比較手段の基準レベルを、前記波形保持反復手段が
試験波形信号を反復出力するごとに段階的に変化させる
基準レベル変更手段と、この基準レベル変更手段で選択
された各基準レベルについて、前記比較手段の各基準タ
イミングごとの一連の判定結果を記憶する記憶手段と、
この記憶手段に記憶された各基準レベルについての一連
の判定結果を合成して試験信号波形をシミュレートし、
２次元画像として表示する２次元表示手段と、 を含む入力試験信号シミュレーション手段を備えたもの
である。
Ｃなどの半導体デバイスのビンに対応する複数のドライ
バを介して試験波形信号を半導体デバイスに入力し、半
導体デバイスからの出力信号をコンパレータを用いて判
定する半導体デバイステスト装置であって、 複数個のドライバの出力から少なくとも１個の出力を選
択するトライバ出力選択手段と、このドライバ出力選択
手段の出力する試験信号波形を保持し、これを反復して
出力する波形保持反復手段と、 この波形保持 反復手段の出力する試験信号波形と基準
レベルとを、所定時間間隔の各基準タイミングごとに比
較し、出力信号波形が基準レベル以上であるか否かを判
定する少なくとも１個の比較手段と、 この比較手段の基準レベルを、前記波形保持反復手段が
試験波形信号を反復出力するごとに段階的に変化させる
基準レベル変更手段と、この基準レベル変更手段で選択
された各基準レベルについて、前記比較手段の各基準タ
イミングごとの一連の判定結果を記憶する記憶手段と、
この記憶手段に記憶された各基準レベルについての一連
の判定結果を合成して試験信号波形をシミュレートし、
２次元画像として表示する２次元表示手段と、 を含む入力試験信号シミュレーション手段を備えたもの
である。
［作用］
入力試験信号シミュレーション手段は次のように動作す
る。
る。
波形保持・反復手段が試験波形を出力するごとに基準レ
ベル変更手段は比較手段で用いられる基準レベルを新た
な値に設定する。すなわち波形保持・反復手段がＮ回、
試験波形を出力するとすれば、基準レベル変更手段はそ
れぞれの出力に対応してＮ段階に基準レベルを変化させ
る。比較手段は、波形保持・反復手段の出力する試験波
形と基準レベルとを各基準タイミングごとに比較する。
ベル変更手段は比較手段で用いられる基準レベルを新た
な値に設定する。すなわち波形保持・反復手段がＮ回、
試験波形を出力するとすれば、基準レベル変更手段はそ
れぞれの出力に対応してＮ段階に基準レベルを変化させ
る。比較手段は、波形保持・反復手段の出力する試験波
形と基準レベルとを各基準タイミングごとに比較する。
Ｎ段階の各基準レベルでの比較手段による一連の判定結
果は記憶手段により記憶される。２次元表示手段は、こ
れらの判定結果を合成して試験波形をシミュレートし、
これを２次元画像として表示する。
果は記憶手段により記憶される。２次元表示手段は、こ
れらの判定結果を合成して試験波形をシミュレートし、
これを２次元画像として表示する。
し実施例〕
以下、この発明の実施例を添付図面を用いて説明する。
第１図は、この発明の１実施例による半導体デバイステ
スト装置の入力試験信号シミュレーション手段の概略構
成をしめずブロック図である。この半導体デバイステス
ト装置の全体構成は、第５図に示した従来のものとほぼ
同一であり、ここではその説明を省略する。
スト装置の入力試験信号シミュレーション手段の概略構
成をしめずブロック図である。この半導体デバイステス
ト装置の全体構成は、第５図に示した従来のものとほぼ
同一であり、ここではその説明を省略する。
第１図に示すように、この半導体デバイステスト装置の
ピンエレクトロニクスの各ドライバ（７）は、それぞれ
リレー（１１）を介してコンパレータ（１２）に接続さ
れる。この実施例においては、コンパレータ（１２）は
シミュレーション専用に設けられたものであり、通常の
半導体デバイス（メモリＩＣ＞の機能試験では用いられ
ない、コンパレータ（１２）の出力は記憶・表示手段（
１３）に接続される。
ピンエレクトロニクスの各ドライバ（７）は、それぞれ
リレー（１１）を介してコンパレータ（１２）に接続さ
れる。この実施例においては、コンパレータ（１２）は
シミュレーション専用に設けられたものであり、通常の
半導体デバイス（メモリＩＣ＞の機能試験では用いられ
ない、コンパレータ（１２）の出力は記憶・表示手段（
１３）に接続される。
第２図は、第１図において概略的にコンパレータ（１２
）と示された部分の詳細を原理的に示すブロック図でざ
る０次に主に第２図を参照しながらこの発明に係る半導
体デバイステスト装置の試験信号シミュレーション手段
の構成・動作原理について詳しく説明する。
）と示された部分の詳細を原理的に示すブロック図でざ
る０次に主に第２図を参照しながらこの発明に係る半導
体デバイステスト装置の試験信号シミュレーション手段
の構成・動作原理について詳しく説明する。
試験信号をシミュレートする際には、ドライバ出力選択
手段を構成するリレー（１１）のうちの１つをオンにし
、複数個のドライバ（７）のうちの１つを、波形保持・
反復手段（１４）に接続する。波形保持・反復手段（１
４）は接続されたドライバ（７）の出力波形Ａを保持し
、これを反復して多数回（Ｎ回とする）にわたって出力
する。
手段を構成するリレー（１１）のうちの１つをオンにし
、複数個のドライバ（７）のうちの１つを、波形保持・
反復手段（１４）に接続する。波形保持・反復手段（１
４）は接続されたドライバ（７）の出力波形Ａを保持し
、これを反復して多数回（Ｎ回とする）にわたって出力
する。
波形保持・反復手段（１４）の出力Ｂの波形は、出力Ａ
の波形と同一である。
の波形と同一である。
比較手段であるコンパレータ（１２）は、波形Ｂと基準
レベルｖＯとを、ストローブ発生手段（１６）のストロ
ーブＴによって決才る各基準タイミング（ストローブＴ
による判定基準タイミングの周期は波形Ｂの周期に対し
十分に小さく設定する）ごとに比較し、その判定結果Ｃ
を記憶・表示手段（１３）に出力する。この判定結果Ｃ
は、各基準レベルＶＯについて例えば次のようにして得
られる。
レベルｖＯとを、ストローブ発生手段（１６）のストロ
ーブＴによって決才る各基準タイミング（ストローブＴ
による判定基準タイミングの周期は波形Ｂの周期に対し
十分に小さく設定する）ごとに比較し、その判定結果Ｃ
を記憶・表示手段（１３）に出力する。この判定結果Ｃ
は、各基準レベルＶＯについて例えば次のようにして得
られる。
即ち、コンパレータ（１２）は、各基準タイミングにお
いて、波形Ｂの電圧レベルが基準レベル小乞 ■Ｏよりも→→いと判定した場合は、判定結果を０とし
、そうでない場合は判定結果を１として出力する。した
がって第３図に示すように、波形Ｂと電圧基準レベルＶ
Ｏが時刻ｔ１およびｔ２て交わるものとすると、判定基
準タイミングが時刻ｔ１以前またはｔ２以降の場合は、
判定結果は０となる。一方、基準タイミングがｔｌとｔ
２の間の場合には判定結果は１となる。ところでストロ
ーブＴによる判定基準タイミングの周期は波形Ｂの周期
に対し十分に小さく設定されている。したがって、各電
圧基準レベルＶＯについて、０および１からなる一連の
判定結果Ｃ（波形１次元データ）が得られる。（第２図
では０をＸ印で、１を空白で表示した。） コンパレータ（１２）で用いられる基準レベルｖＯは基
準レベル変更手段（１５）によって設定されるものであ
り、波形保持・反復手段（１４）の出力波形Ｂが反復さ
れる毎に新たな値に順次、設定される。すなわち基準レ
ベル■○の値は、波形Ｂが反復される毎に段階的に増大
（または減少）する。したがって、基準レベルｖＯは、
波形Ｂの反復回数Ｎと等しいＮ段階のレベルにわたって
変化する。
いて、波形Ｂの電圧レベルが基準レベル小乞 ■Ｏよりも→→いと判定した場合は、判定結果を０とし
、そうでない場合は判定結果を１として出力する。した
がって第３図に示すように、波形Ｂと電圧基準レベルＶ
Ｏが時刻ｔ１およびｔ２て交わるものとすると、判定基
準タイミングが時刻ｔ１以前またはｔ２以降の場合は、
判定結果は０となる。一方、基準タイミングがｔｌとｔ
２の間の場合には判定結果は１となる。ところでストロ
ーブＴによる判定基準タイミングの周期は波形Ｂの周期
に対し十分に小さく設定されている。したがって、各電
圧基準レベルＶＯについて、０および１からなる一連の
判定結果Ｃ（波形１次元データ）が得られる。（第２図
では０をＸ印で、１を空白で表示した。） コンパレータ（１２）で用いられる基準レベルｖＯは基
準レベル変更手段（１５）によって設定されるものであ
り、波形保持・反復手段（１４）の出力波形Ｂが反復さ
れる毎に新たな値に順次、設定される。すなわち基準レ
ベル■○の値は、波形Ｂが反復される毎に段階的に増大
（または減少）する。したがって、基準レベルｖＯは、
波形Ｂの反復回数Ｎと等しいＮ段階のレベルにわたって
変化する。
なお以上はこの発明の詳細な説明したものであり、実際
の構成・動作はこれに限定されるものではない。
の構成・動作はこれに限定されるものではない。
記憶・表示手段（１３）は記憶手段（半導体デバイステ
スト装置のメモリにより構成される）と２次元表示手段
（半導体デバイステスト装置のコンソールにより構成さ
れる）からなる。この記憶手段は各判定基準レベルｖＯ
についての一連の判定結果Ｃ１すなわち波形１次元デー
タを順次、記憶していく。２次元表示手段は、これらの
波形１次元データを合成してドライバ（７）の出力波形
Ａをシミュレートし、２次元画像として表示する。
スト装置のメモリにより構成される）と２次元表示手段
（半導体デバイステスト装置のコンソールにより構成さ
れる）からなる。この記憶手段は各判定基準レベルｖＯ
についての一連の判定結果Ｃ１すなわち波形１次元デー
タを順次、記憶していく。２次元表示手段は、これらの
波形１次元データを合成してドライバ（７）の出力波形
Ａをシミュレートし、２次元画像として表示する。
第４図はこのようにして得られた２次元画像の１例を示
したものであり、Ｘ印で例えばＯを、空白で１を表示し
た。これらのＸ印の間の横間隔は、ストローブＴによる
各基準タイミングの所定時間間隔に相当し、縦間隔は基
準レベルｖＯの各段階の間の差に相当する。なおこの相
関プロット図による波形表示方法は一般にＳＨＭＯＯと
して知られている。
したものであり、Ｘ印で例えばＯを、空白で１を表示し
た。これらのＸ印の間の横間隔は、ストローブＴによる
各基準タイミングの所定時間間隔に相当し、縦間隔は基
準レベルｖＯの各段階の間の差に相当する。なおこの相
関プロット図による波形表示方法は一般にＳＨＭＯＯと
して知られている。
ところで上述の実施例においてはシミュレーション用コ
ンパレータ（１２）は１個であった。しかし、コンパレ
ータを複数個とし、各ドライバ（７）からシミュレーシ
ョン用コンパレータ（１２）までの距離を、被試験半導
体デバイス（６）への試験入力波形を正確にシミュレー
トできるように設定し、波形のリンギング、オーバーシ
ュート、アンダーシュートなどを細部まで再現できるよ
うにしてもよい。また上述の実施例では、コンソールへ
の波形表示方法としてＳＨＭＯＯをしめしたが、オシロ
スコープなどによる表示と同様に波形を曲線として表示
してもよい。
ンパレータ（１２）は１個であった。しかし、コンパレ
ータを複数個とし、各ドライバ（７）からシミュレーシ
ョン用コンパレータ（１２）までの距離を、被試験半導
体デバイス（６）への試験入力波形を正確にシミュレー
トできるように設定し、波形のリンギング、オーバーシ
ュート、アンダーシュートなどを細部まで再現できるよ
うにしてもよい。また上述の実施例では、コンソールへ
の波形表示方法としてＳＨＭＯＯをしめしたが、オシロ
スコープなどによる表示と同様に波形を曲線として表示
してもよい。
［発明の効果］
この発明の半導体デバイステスト装置は、複数個のドラ
イバの出力から少なくとも１個の出力を選択するドライ
バ出力選択手段を含む入力試験信号シミュレーション手
段を備えているので、試験入力波形を単純な回路構成で
シミュレートでき、安価な試験入力波形シミュレーショ
ン機能付半導体デバイステスト装置を得ることか可能で
ある。
イバの出力から少なくとも１個の出力を選択するドライ
バ出力選択手段を含む入力試験信号シミュレーション手
段を備えているので、試験入力波形を単純な回路構成で
シミュレートでき、安価な試験入力波形シミュレーショ
ン機能付半導体デバイステスト装置を得ることか可能で
ある。
この発明に係る半導体デバイステスト装置を用いれば、
オシロスコープなどの測定機器を使わずに試験入力波形
が容易に観測できるのでテストプログラムのデバッグの
効率化にも大きく貢献する。
オシロスコープなどの測定機器を使わずに試験入力波形
が容易に観測できるのでテストプログラムのデバッグの
効率化にも大きく貢献する。
第１図はこの発明の半導体デバイステスト装置の構成の
一部を示すブロック図、第２図は第１図のコンパレータ
の原理的構成を示すブロック図、第３図は、第２図のコ
ンパレータの動作原理をしめす波形図、第４図は第１図
の実施例による波形表示例、第５図は半導体デバイステ
スト装置の全体構成を概略的にしめずブロック図、第６
図はドライバのブロック図、第７図および第８図はコン
パレータのブロック図、第９図は、従来の半導体デバイ
ステスト装置の人出方ビンのブロック図である。 （７）はトライバ、（１１）はリレー〈ドライバ出力選
択手段）、（１２）はコンパレータ（比較手段）、（１
３）は記憶 表示手段、（１４）は波形保持・反復手段
、（］５）は基準レベル変更手段である。 なお図中、同一符号は、同一または相当部分を示す。
一部を示すブロック図、第２図は第１図のコンパレータ
の原理的構成を示すブロック図、第３図は、第２図のコ
ンパレータの動作原理をしめす波形図、第４図は第１図
の実施例による波形表示例、第５図は半導体デバイステ
スト装置の全体構成を概略的にしめずブロック図、第６
図はドライバのブロック図、第７図および第８図はコン
パレータのブロック図、第９図は、従来の半導体デバイ
ステスト装置の人出方ビンのブロック図である。 （７）はトライバ、（１１）はリレー〈ドライバ出力選
択手段）、（１２）はコンパレータ（比較手段）、（１
３）は記憶 表示手段、（１４）は波形保持・反復手段
、（］５）は基準レベル変更手段である。 なお図中、同一符号は、同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 メモリＩＣなどの半導体デバイスのピンに対応する複
数のドライバを介して試験波形信号を半導体デバイスに
入力し、半導体デバイスからの出力信号をコンパレータ
を用いて判定する半導体デバイステスト装置において、
複数個のドライバの出力から少なくとも１個の出力を選
択するドライバ出力選択手段と、このドライバ出力選択
手段の出力する試験信号波形を保持し、これを反復して
出力する波形保持・反復手段と、 この波形保持・反復手段の出力する試験信号波形と基準
レベルとを、所定時間間隔の各基準タイミングごとに比
較し、出力信号波形が基準レベル以上であるか否かを判
定する少なくとも１個の比較手段と、この比較手段の基
準レベルを、前記波形保持・反復手段が試験波形信号を
反復出力するごとに段階的に変化させる基準レベル変更
手段と、 この基準レベル変更手段で選択された各基準レベルにつ
いて、前記比較手段の各基準タイミングごとの一連の判
定結果を記憶する記憶手段と、この記憶手段に記憶され
た各基準レベルについての一連の判定結果を合成して試
験信号波形をシミュレートし、２次元画像として表示す
る２次元表示手段と、を含む入力試験信号シミュレーシ
ョン手段を備えることを特徴とする半導体デバイステス
ト装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194803A JPH0481675A (ja) | 1990-07-25 | 1990-07-25 | 半導体デバイステスト装置 |
| US07/599,839 US5107205A (en) | 1990-07-25 | 1990-10-19 | Semiconductor device tester with a test waveform monitoring circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194803A JPH0481675A (ja) | 1990-07-25 | 1990-07-25 | 半導体デバイステスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481675A true JPH0481675A (ja) | 1992-03-16 |
Family
ID=16330523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194803A Pending JPH0481675A (ja) | 1990-07-25 | 1990-07-25 | 半導体デバイステスト装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5107205A (ja) |
| JP (1) | JPH0481675A (ja) |
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- 1990-10-19 US US07/599,839 patent/US5107205A/en not_active Expired - Fee Related
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