JPS6232826B2 - - Google Patents
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- JPS6232826B2 JPS6232826B2 JP56089002A JP8900281A JPS6232826B2 JP S6232826 B2 JPS6232826 B2 JP S6232826B2 JP 56089002 A JP56089002 A JP 56089002A JP 8900281 A JP8900281 A JP 8900281A JP S6232826 B2 JPS6232826 B2 JP S6232826B2
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- data
- parity
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置、特にエラー訂正機能を有
する記憶回路に関する。
する記憶回路に関する。
一般に、半導体記憶素子（特にダイナミツクＭ
Ｓ RAM）を使用する記憶装置では、記憶素
子の急速な集積度向上に伴い、装置の記憶容量も
増大しており、記憶装置の信頼度がシステム信頼
度を大きく左右する。このような背景から多くの
記憶装置では、１ビツト誤り訂正・２ビツト誤り
検出（以下SEC−DEDと記述する）ができるエ
ラー訂正機能を有する記憶回路を採用している。
このエラー訂正機能SEC−DEDによつて記憶素
子の障害による誤りはほとんど訂正、または、検
出される。また記憶素子周辺の一部の論理回路の
障害による誤りについても同様であり、この結果
記憶装置の信頼度が大きく改善されている。
Ｓ RAM）を使用する記憶装置では、記憶素
子の急速な集積度向上に伴い、装置の記憶容量も
増大しており、記憶装置の信頼度がシステム信頼
度を大きく左右する。このような背景から多くの
記憶装置では、１ビツト誤り訂正・２ビツト誤り
検出（以下SEC−DEDと記述する）ができるエ
ラー訂正機能を有する記憶回路を採用している。
このエラー訂正機能SEC−DEDによつて記憶素
子の障害による誤りはほとんど訂正、または、検
出される。また記憶素子周辺の一部の論理回路の
障害による誤りについても同様であり、この結果
記憶装置の信頼度が大きく改善されている。
従来の記憶装置は、部分書込時に読出データを
出力し書込データとチエツクビツトとを書き込む
記憶回路と、前記読出データに対しバイト単位で
読出データパリテイを生成するパリテイ生成回路
と、部分書込データと前記読出データとにもとづ
いて前記書込データを生成する書込データ選択回
路と、前記書込データにもとづいて前記チエツク
ビツトを生成する符号化回路とを含んで構成され
る。
出力し書込データとチエツクビツトとを書き込む
記憶回路と、前記読出データに対しバイト単位で
読出データパリテイを生成するパリテイ生成回路
と、部分書込データと前記読出データとにもとづ
いて前記書込データを生成する書込データ選択回
路と、前記書込データにもとづいて前記チエツク
ビツトを生成する符号化回路とを含んで構成され
る。
しかし、チエツクビツトを生成する書込データ
が誤りを含んでいても、この書込データをそのま
ま用いて生成されたチエツクビツトはそのデータ
に対して正常であるので、この書込データとチエ
ツクビツトを書込んだ後に読み出すと誤りを含ん
でいないことになり、このエラー訂正機能SEC
−DEDでは誤りを検出することができない。
が誤りを含んでいても、この書込データをそのま
ま用いて生成されたチエツクビツトはそのデータ
に対して正常であるので、この書込データとチエ
ツクビツトを書込んだ後に読み出すと誤りを含ん
でいないことになり、このエラー訂正機能SEC
−DEDでは誤りを検出することができない。
以下に、従来の記憶装置について、図面を参照
して詳細に説明する。
して詳細に説明する。
第１図は従来の一例を示すブロツク図で、エラ
ー訂正機能SEC−DEDおよび部分書込機能を有
する記憶装置のブロツク図を示し、書込データ選
択回路１、符号化回路２、記憶回路３、復号化回
路４、誤り訂正回路５、およびパリテイ生成回路
６によつて構成される。
ー訂正機能SEC−DEDおよび部分書込機能を有
する記憶装置のブロツク図を示し、書込データ選
択回路１、符号化回路２、記憶回路３、復号化回
路４、誤り訂正回路５、およびパリテイ生成回路
６によつて構成される。
書込または部分書込動作において、書込データ
選択回路１によつて生成された書込データ（再書
込データの場合を含む）と符号化回路２によつて
生成されたチエツクビツトが記憶回路３に書き込
まれる。
選択回路１によつて生成された書込データ（再書
込データの場合を含む）と符号化回路２によつて
生成されたチエツクビツトが記憶回路３に書き込
まれる。
今、書込データ選択回路１の出力である前記書
込データに誤り（特に１ビツト誤り）が発生した
としても、記憶回路３に書き込まれたチエツクビ
ツトはその書込データに対して正常である。
込データに誤り（特に１ビツト誤り）が発生した
としても、記憶回路３に書き込まれたチエツクビ
ツトはその書込データに対して正常である。
従つて、記憶回路３から書き込まれた誤りを含
む書込データとチエツクビツトを読出データとし
て読み出し復号化回路４でチエツクしても誤りを
検出することができず、誤りを含む読出データが
誤り訂正回路５の出力となり、そのデータに対し
てパリテイ生成回路６で読出データパリテイビツ
トが発生される。
む書込データとチエツクビツトを読出データとし
て読み出し復号化回路４でチエツクしても誤りを
検出することができず、誤りを含む読出データが
誤り訂正回路５の出力となり、そのデータに対し
てパリテイ生成回路６で読出データパリテイビツ
トが発生される。
このような従来の記憶装置は、前記誤り訂正回
路５の出力である読出データとパリテイ生成回路
６で発生した読出データパリテイビツトを中央処
理装置に送出する。このとき誤つているはずの読
出データに対して所定の正しいパリテイビツトが
付加されているため、中央処理装置では誤りを検
出できない。この結果、いわゆる「データ化け」
が発生しシステムダウンとなつてしまう。
路５の出力である読出データとパリテイ生成回路
６で発生した読出データパリテイビツトを中央処
理装置に送出する。このとき誤つているはずの読
出データに対して所定の正しいパリテイビツトが
付加されているため、中央処理装置では誤りを検
出できない。この結果、いわゆる「データ化け」
が発生しシステムダウンとなつてしまう。
以上説明したように、従来の記憶装置では、書
込、または、部分書込動作時にチエツクビツトの
生成を行う書込データ（再書込データを含む）に
対する正常性のチエツクを行つていないために前
述のような問題が発生するという欠点があつた。
込、または、部分書込動作時にチエツクビツトの
生成を行う書込データ（再書込データを含む）に
対する正常性のチエツクを行つていないために前
述のような問題が発生するという欠点があつた。
すなわち、従来の記憶装置は部分書込時にデー
タ化けが発生するという欠点があつた。
タ化けが発生するという欠点があつた。
本発明の目的は部分書込時でもデータ化けの発
生しない記憶装置を提供することにある。
生しない記憶装置を提供することにある。
すなわち、本発明の目的は、上記欠点を改善す
るために書込、または、部分書込動作時に、書込
データ（再書込データを含む）を生成する選択回
路にパリテイビツトを付加した書込データおよび
読出データを入力し、生成された書込データ（又
は再書込データ）に対してパリテイチエツクを実
施することにより奇数ビツト障害のエラーを検出
するとともに、そのエラー信号を用いて誤つたデ
ータがあたかも正常なデータとして記憶回路に書
き込まれないように制御することによつて、記憶
内容を保護する記憶装置を提供することにある。
るために書込、または、部分書込動作時に、書込
データ（再書込データを含む）を生成する選択回
路にパリテイビツトを付加した書込データおよび
読出データを入力し、生成された書込データ（又
は再書込データ）に対してパリテイチエツクを実
施することにより奇数ビツト障害のエラーを検出
するとともに、そのエラー信号を用いて誤つたデ
ータがあたかも正常なデータとして記憶回路に書
き込まれないように制御することによつて、記憶
内容を保護する記憶装置を提供することにある。
本発明の記憶回路は、部分書込時に読出データ
を出力する記憶回路と前記読出データに対しバイ
ト単位で読出データパリテイを生成するパリテイ
生成回路と、部分書込データと前記読出データと
にもとづいて書込データを生成する書込データ選
択回路と、前記書込データにもとづいてチエツク
ビツトを生成する符号化回路と、中央処理装置か
ら供給される書込データパリテイビツトと前記読
出データパリテイビツトのいずれか一方を選択し
てデータパリテイビツトとして出力するパリテイ
選択回路と、前記書込データと前記データパリテ
イビツトとによりパリテイチエツクを行いエラー
検出時に前記記憶回路への前記書込データと前記
チエツクビツトとの書込を禁止するためのエラー
検出信号を発生するエラー検出回路とを含んで構
成される。
を出力する記憶回路と前記読出データに対しバイ
ト単位で読出データパリテイを生成するパリテイ
生成回路と、部分書込データと前記読出データと
にもとづいて書込データを生成する書込データ選
択回路と、前記書込データにもとづいてチエツク
ビツトを生成する符号化回路と、中央処理装置か
ら供給される書込データパリテイビツトと前記読
出データパリテイビツトのいずれか一方を選択し
てデータパリテイビツトとして出力するパリテイ
選択回路と、前記書込データと前記データパリテ
イビツトとによりパリテイチエツクを行いエラー
検出時に前記記憶回路への前記書込データと前記
チエツクビツトとの書込を禁止するためのエラー
検出信号を発生するエラー検出回路とを含んで構
成される。
すなわち、本発明の記憶装置は、部分書込機能
を有し、半導体記憶素子で構成される記憶回路
と、この記憶回路の読出データに対してバイト単
位にパリテイビツトを発生するパリテイ生成回路
と、保持されている中央処理装置からの書込デー
タパリテイビツトおよび前記パリテイ生成回路の
出力である読出データパリテイビツトを入力とし
前記記憶回路への書込データに対するパリテイビ
ツトを選択するパリテイ選択回路と、前記記憶回
路への書込データおよび前記パリテイ選択回路の
出力を用いてパリテイチエツクを行うエラー検出
回路とを少なくとも有し、書込動作および部分書
込動作において、前記エラー検出回路でエラーが
検出された場合、記憶回路への書込を禁止して記
憶内容を保護するように構成される。
を有し、半導体記憶素子で構成される記憶回路
と、この記憶回路の読出データに対してバイト単
位にパリテイビツトを発生するパリテイ生成回路
と、保持されている中央処理装置からの書込デー
タパリテイビツトおよび前記パリテイ生成回路の
出力である読出データパリテイビツトを入力とし
前記記憶回路への書込データに対するパリテイビ
ツトを選択するパリテイ選択回路と、前記記憶回
路への書込データおよび前記パリテイ選択回路の
出力を用いてパリテイチエツクを行うエラー検出
回路とを少なくとも有し、書込動作および部分書
込動作において、前記エラー検出回路でエラーが
検出された場合、記憶回路への書込を禁止して記
憶内容を保護するように構成される。
すなわち、本発明の記憶装置は、半導体記憶素
子で構成される記憶回路への書込み、または、再
書込データを選択する際、パリテイビツトを付加
した中央処理装置からの書込データおよび記憶回
路からの読出データを入力し選択する手段と、選
択された書込データまたは再書込データとパリテ
イビツトを用いてパリテイチエツクを行うエラー
検出手段を有し、書込または部分書込動作におい
て、前記エラー検出手段でエラーが検出されると
記憶回路への書込みを禁止するように制御して記
憶内容を保護するように構成される。
子で構成される記憶回路への書込み、または、再
書込データを選択する際、パリテイビツトを付加
した中央処理装置からの書込データおよび記憶回
路からの読出データを入力し選択する手段と、選
択された書込データまたは再書込データとパリテ
イビツトを用いてパリテイチエツクを行うエラー
検出手段を有し、書込または部分書込動作におい
て、前記エラー検出手段でエラーが検出されると
記憶回路への書込みを禁止するように制御して記
憶内容を保護するように構成される。
次に、本発明の実施例について、図面を用い
て、詳細に説明する。
て、詳細に説明する。
第２図は本発明の一実施例を示す記憶装置のブ
ロツク図であり、書込データ選択回路１、符号化
回路２、記憶回路３、復号化回路４、誤り訂正回
路５、パリテイ生成回路６、パリテイ訂正回路
７、パリテイ選択回路８、およびエラー検出回路
９によつて構成され、エラー訂正機能SEC−
DEDおよび部分書込機能を有する。
ロツク図であり、書込データ選択回路１、符号化
回路２、記憶回路３、復号化回路４、誤り訂正回
路５、パリテイ生成回路６、パリテイ訂正回路
７、パリテイ選択回路８、およびエラー検出回路
９によつて構成され、エラー訂正機能SEC−
DEDおよび部分書込機能を有する。
第２図に示す実施例における各ブロツクの機能
は次の通りである。
は次の通りである。
書込データ選択回路１は中央処理装置CPUか
らの書込データを保持するフリツプフロツプＦ／
Ｆの出力と誤り訂正回路５の出力とを入力とし記
憶回路３への書込データを選択するための回路で
ある。符号化回路２は書込データ選択回路１の出
力を用いて記憶回路３へ書き込むチエツクビツト
を生成するための回路である。記憶回路３は制御
回路（図面上省略）からの書込信号によつて前記
書込データおよびチエツクビツトを記憶・保持す
るための回路である。復号化回路４は記憶回路３
からの読出データおよびチエツクビツトを用いて
誤り検出および誤り訂正信号を生成するための回
路である。誤り訂正回路５は前記読出データを復
号化回路４からの誤り訂正信号によつて訂正する
ための回路である。パリテイ生成回路６は前記読
出データに対して各バイト単位にパリテイビツト
を生成するための回路である。パリテイ訂正回路
７は復号化回路４からのパリテイ訂正信号によつ
て前記読出データパリテイビツトを訂正するため
の回路である。パリテイ選択回路８は中央処理装
置CPUからの書込データパリテイビツトを保持
するフリツプフロツプＦ／Ｆの出力とパリテイ訂
正回路７からの読出データパリテイビツトを入力
としエラー検出回路９へのパリテイビツトを選択
するための回路である。エラー検出回路９は書込
データ選択回路１からの書込データとパリテイ選
択回路８で選択されたパリテイビツトを用いてエ
ラー検出を行い、エラー信号を制御回路に送る。
らの書込データを保持するフリツプフロツプＦ／
Ｆの出力と誤り訂正回路５の出力とを入力とし記
憶回路３への書込データを選択するための回路で
ある。符号化回路２は書込データ選択回路１の出
力を用いて記憶回路３へ書き込むチエツクビツト
を生成するための回路である。記憶回路３は制御
回路（図面上省略）からの書込信号によつて前記
書込データおよびチエツクビツトを記憶・保持す
るための回路である。復号化回路４は記憶回路３
からの読出データおよびチエツクビツトを用いて
誤り検出および誤り訂正信号を生成するための回
路である。誤り訂正回路５は前記読出データを復
号化回路４からの誤り訂正信号によつて訂正する
ための回路である。パリテイ生成回路６は前記読
出データに対して各バイト単位にパリテイビツト
を生成するための回路である。パリテイ訂正回路
７は復号化回路４からのパリテイ訂正信号によつ
て前記読出データパリテイビツトを訂正するため
の回路である。パリテイ選択回路８は中央処理装
置CPUからの書込データパリテイビツトを保持
するフリツプフロツプＦ／Ｆの出力とパリテイ訂
正回路７からの読出データパリテイビツトを入力
としエラー検出回路９へのパリテイビツトを選択
するための回路である。エラー検出回路９は書込
データ選択回路１からの書込データとパリテイ選
択回路８で選択されたパリテイビツトを用いてエ
ラー検出を行い、エラー信号を制御回路に送る。
以下に、第２図に示す記憶装置の動作について
説明する。
説明する。
書込動作を行う場合、書込データ選択回路１は
中央処理装置CPUからの書込データを選択し、
そのデータを用いて符号化回路２でチエツクビツ
トを生成する。チエツクビツト生成と並行して、
パリテイ選択回路８で選択された中央処理装置
CPUからの書込データパリテイビツトと前記書
込データとを入力としエラー検出回路９で各バイ
ト単位にパリテイチエツクを行う。エラーがなけ
れば前記書込データとチエツクビツトを制御回路
からの書込信号によつて記憶回路３に書き込む。
もし奇数ビツトエラーが検出されればエラー検出
回路９からエラー検出信号を制御回路に送り、記
憶回路３への書込信号を禁止して記憶内容を保護
する。
中央処理装置CPUからの書込データを選択し、
そのデータを用いて符号化回路２でチエツクビツ
トを生成する。チエツクビツト生成と並行して、
パリテイ選択回路８で選択された中央処理装置
CPUからの書込データパリテイビツトと前記書
込データとを入力としエラー検出回路９で各バイ
ト単位にパリテイチエツクを行う。エラーがなけ
れば前記書込データとチエツクビツトを制御回路
からの書込信号によつて記憶回路３に書き込む。
もし奇数ビツトエラーが検出されればエラー検出
回路９からエラー検出信号を制御回路に送り、記
憶回路３への書込信号を禁止して記憶内容を保護
する。
読出動作を行う場合は、制御回路からの読出信
号によつて記憶回路３の記憶内容（データおよび
チエツクビツト）を読み出し、その読出データお
よびチエツクビツトを用いて復号化回路４で検査
する。これと並行して前記読出データに対してパ
リテイ生成回路６で各バイト単位に読出データパ
リテイビツトを生成する。復号化回路４で１ビツ
トエラーが検出されると訂正回路５にエラービツ
ト指摘信号が送られ、訂正された読出データが出
力される。またそのエラービツトを含むバイトの
パリテイ訂正信号がパリテイ訂正回路７に送ら
れ、対応するバイトの読出データパリテイビツト
が反転される。また、エラーがないとき、または
２ビツトエラーのときは、記憶回路３からの読出
データおよびパリテイ生成回路６からの読出デー
タパリテイビツトが誤り訂正回路５およびパリテ
イ訂正回路７を経て中央処理装置CPUに送出さ
れる。
号によつて記憶回路３の記憶内容（データおよび
チエツクビツト）を読み出し、その読出データお
よびチエツクビツトを用いて復号化回路４で検査
する。これと並行して前記読出データに対してパ
リテイ生成回路６で各バイト単位に読出データパ
リテイビツトを生成する。復号化回路４で１ビツ
トエラーが検出されると訂正回路５にエラービツ
ト指摘信号が送られ、訂正された読出データが出
力される。またそのエラービツトを含むバイトの
パリテイ訂正信号がパリテイ訂正回路７に送ら
れ、対応するバイトの読出データパリテイビツト
が反転される。また、エラーがないとき、または
２ビツトエラーのときは、記憶回路３からの読出
データおよびパリテイ生成回路６からの読出デー
タパリテイビツトが誤り訂正回路５およびパリテ
イ訂正回路７を経て中央処理装置CPUに送出さ
れる。
次に、部分書込動作を行う場合は、前述の読出
動作と同様にして得られる訂正後の読出データお
よび読出データパリテイビツトを書込データ選択
回路１およびパリテイ選択回路８に入力し、中央
処理装置CPUからの書込データおよび書込デー
タパリテイビツトを保持するフリツプフロツプ
Ｆ／Ｆからのデータとから、部分書込バイトを指
定するバイト位置指定信号によつて、再書込デー
タおよびそのデータに対するパリテイビツトが選
択される。この再書込データおよびパリテイビツ
トを用いて、前述の書込動作で説明したのと同様
に、符号化回路２でチエツクビツトの生成、また
エラー検出回路９で各バイト単位のパリテイチエ
ツクを行う。
動作と同様にして得られる訂正後の読出データお
よび読出データパリテイビツトを書込データ選択
回路１およびパリテイ選択回路８に入力し、中央
処理装置CPUからの書込データおよび書込デー
タパリテイビツトを保持するフリツプフロツプ
Ｆ／Ｆからのデータとから、部分書込バイトを指
定するバイト位置指定信号によつて、再書込デー
タおよびそのデータに対するパリテイビツトが選
択される。この再書込データおよびパリテイビツ
トを用いて、前述の書込動作で説明したのと同様
に、符号化回路２でチエツクビツトの生成、また
エラー検出回路９で各バイト単位のパリテイチエ
ツクを行う。
従つて、部分書込動作についても何れかのバイ
トで奇数ビツトエラーが検出されれば記憶回路３
への書込信号を禁止し記憶内容を保護する。
トで奇数ビツトエラーが検出されれば記憶回路３
への書込信号を禁止し記憶内容を保護する。
以下に、第１図に示す従来例と、第２図に示す
本発明の実施例とを比べる。
本発明の実施例とを比べる。
第１図に示すような従来の記憶装置の構成で
は、チエツクビツトを生成する書込データに対す
る正常性のチエツクが行われず、誤つた書込デー
タであつても、正常な書込データとして記憶回路
に書き込まれることとなり、その結果いわゆる
「データ化け」が発生する。
は、チエツクビツトを生成する書込データに対す
る正常性のチエツクが行われず、誤つた書込デー
タであつても、正常な書込データとして記憶回路
に書き込まれることとなり、その結果いわゆる
「データ化け」が発生する。
しかし、本発明の構成では以上説明したことか
ら明らかなように、チエツクビツトを生成する書
込データに対してバイト対応のパリテイチエツク
を行うのでエラーが検出されれば書込を禁止して
記憶内容を保護することができる。
ら明らかなように、チエツクビツトを生成する書
込データに対してバイト対応のパリテイチエツク
を行うのでエラーが検出されれば書込を禁止して
記憶内容を保護することができる。
ただし、各バイト内の偶数ビツトエラーは検出
することができないが、この種の障害が発生する
のは、１ビツト誤りの確率が高く本発明による効
果は実用上十分であると考えられる。
することができないが、この種の障害が発生する
のは、１ビツト誤りの確率が高く本発明による効
果は実用上十分であると考えられる。
本発明の記憶装置は、エラー検出回路を追加す
ることにより、書込データにエラーが発生したと
きにはエラー検出信号を発生して書込データの書
込を禁止できるので、データ化けが防止できると
いう効果がある。
ることにより、書込データにエラーが発生したと
きにはエラー検出信号を発生して書込データの書
込を禁止できるので、データ化けが防止できると
いう効果がある。
すなわち、本発明の記憶回路は、符号化回路の
入力となる書込みデータに対してエラー検出回路
を設け、エラーを検出した場合記憶回路への書込
を禁止することによつて、記憶内容を保護し、
「データ化け」の発生を軽減できるという効果が
ある。
入力となる書込みデータに対してエラー検出回路
を設け、エラーを検出した場合記憶回路への書込
を禁止することによつて、記憶内容を保護し、
「データ化け」の発生を軽減できるという効果が
ある。
第１図は、従来の記憶装置の一例を示すブロツ
ク図、第２図は本発明の一実施例を示すブロツク
図である。 １……書込データ選択回路、２……符号化回
路、３……記憶回路、４……復号化回路、５……
誤り訂正回路、６……パリテイ生成回路、７……
パリテイ訂正回路、８……パリテイ選択回路、９
……エラー検出回路。
ク図、第２図は本発明の一実施例を示すブロツク
図である。 １……書込データ選択回路、２……符号化回
路、３……記憶回路、４……復号化回路、５……
誤り訂正回路、６……パリテイ生成回路、７……
パリテイ訂正回路、８……パリテイ選択回路、９
……エラー検出回路。
Claims (1)
- １ 部分書込時に読出データを出力する記憶回路
と、前記読出データに対しバイト単位で読出デー
タパリテイを生成するパリテイ生成回路と、部分
書込データと前記読出データとにもとづいて書込
データを生成する書込データ選択回路と、前記書
込データにもとづいてチエツクビツトを生成する
符号化回路と、中央処理装置から供給される書込
データパリテイビツトと前記読出データパリテイ
ビツトのいずれか一方を選択してデータパリテイ
ビツトとして出力するパリテイ選択回路と、前記
書込みデータと前記データパリテイビツトとによ
りパリテイチエツクを行いエラー検出時に前記記
憶回路への前記書込データと前記チエツクビツト
との書込を禁止するためのエラー検出信号を発生
するエラー検出回路とを含むことを特徴とする記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089002A JPS57203299A (en) | 1981-06-10 | 1981-06-10 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089002A JPS57203299A (en) | 1981-06-10 | 1981-06-10 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57203299A JPS57203299A (en) | 1982-12-13 |
| JPS6232826B2 true JPS6232826B2 (ja) | 1987-07-16 |
Family
ID=13958597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56089002A Granted JPS57203299A (en) | 1981-06-10 | 1981-06-10 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57203299A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05225798A (ja) * | 1991-08-14 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | メモリシステム |
| US5313475A (en) * | 1991-10-31 | 1994-05-17 | International Business Machines Corporation | ECC function with self-contained high performance partial write or read/modify/write and parity look-ahead interface scheme |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5551279B2 (ja) * | 1973-04-09 | 1980-12-23 | ||
| JPS5118443A (en) * | 1974-08-07 | 1976-02-14 | Hitachi Ltd | Deeta bitsutoeraateiseihoshiki |
| JPS55135396A (en) * | 1979-04-05 | 1980-10-22 | Mitsubishi Electric Corp | Error correction/detection system of memory unit |
-
1981
- 1981-06-10 JP JP56089002A patent/JPS57203299A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57203299A (en) | 1982-12-13 |
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