JPS5920742U - 信号絶縁回路 - Google Patents

信号絶縁回路

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Publication number
JPS5920742U
JPS5920742U JP1982112811U JP11281182U JPS5920742U JP S5920742 U JPS5920742 U JP S5920742U JP 1982112811 U JP1982112811 U JP 1982112811U JP 11281182 U JP11281182 U JP 11281182U JP S5920742 U JPS5920742 U JP S5920742U
Authority
JP
Japan
Prior art keywords
resistor
signal
fet
isolation circuit
signal isolation
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Pending
Application number
JP1982112811U
Other languages
English (en)
Inventor
宮崎　恒男
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
← 第１図は従来の絶縁トランスを用いた信号絶縁回路の回
路図、第２図は従来のフォト・カプラを用いた信号絶縁
回路の回路図、第３図は本考案に係る信号絶縁回路の回
路図、第４図は本考案の他の実施例を示す回路図、第５
図は第３図に示す回路を電気機器の出力端子に構成した
回路図である。 １・・・信号源、４・・・電気機器、６・・・ＦＥＴ、
　７・・・演算増幅器、ａ、　　ｂ・・・信号入力端、
ｃ、　　ｄ・・・信号　　　。 出力端、Ｒ１・・・第１抵抗、Ｒ２・・・第２抵抗、Ｒ
３・・・第３抵抗、Ｃ・・・コンデンサ、Ｒ４・・・第
４抵抗（ソース抵抗）、Ｒ６・・・第５抵抗（ドレイン
抵抗）、十Ｂ・・・直流電源、Ｇ・・・ゲート、Ｓ・・
・ソース、Ｄ・・・ドレイン。

Claims (3)

    【実用新案登録請求の範囲】
  1. （１）信号入力端の両端に第１抵抗と、第２抵抗と、第
    ３抵抗およびコンデンサによる並列回路とを直列接続し
    、第２抵抗の両端に入力インピーダンスの高い増幅回路
    を接続して信号出力端とすることを特徴とする信号絶縁
    回路。
  2. （２）前記増幅回路には、前記第１抵抗と第２抵抗の接
    続点にゲートを接続し第２抵抗の他端に第４抵抗を介し
    てソースを接続しドレインを第５抵抗を介して直流電源
    に接続したＦＥＴで構成し、前記信号出力端の一方を前
    記ドレインとし他力を前記第２抵抗と第４抵抗の接続点
    とするようにし、かつ前記第１抵抗の抵抗値をＲ１、第
    ２抵抗をＲ２、第３抵抗をＲ３、第４抵抗をＲ２、第５
    抵抗をＲ６、ＦＥＴの入力インピーダンスをＺＦｌ　コ
    ンデンサの入力信号に対するインピーダンスをＺｃとす
    ると、ＺＦ＞Ｒ２，Ｚｃ＜Ｒ１＋Ｒ２＋Ｒ３の条件の下
    で、・Ｒ２／（Ｒｘ　＋　Ｒ２）＝　Ｒ４／Ｒ５の関係
    が成立するように回路定数を決めることを特徴とする実
    用新案登録請求の範囲第１項記載の信号絶縁回路。
  3. （３）　　前記ＦＥＴをジャンクションＦＥＴで構成し
    、前記第２抵抗の抵抗値を１０７〜１０６０前後に選定
    したことを特徴とする実用新案登録請求の範囲第２項記
    載の信号絶縁回路。
JP1982112811U 1982-07-27 1982-07-27 信号絶縁回路 Pending JPS5920742U (ja)

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JP1982112811U JPS5920742U (ja) 1982-07-27 1982-07-27 信号絶縁回路

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JPS5920742U true JPS5920742U (ja) 1984-02-08

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