JPS5921065A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5921065A JPS5921065A JP57129943A JP12994382A JPS5921065A JP S5921065 A JPS5921065 A JP S5921065A JP 57129943 A JP57129943 A JP 57129943A JP 12994382 A JP12994382 A JP 12994382A JP S5921065 A JPS5921065 A JP S5921065A
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- drain electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/664—Inverted VDMOS transistors, i.e. source-down VDMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にＭ Ｏ’ Ｓ電界効果
トランジスタ（以下ＭＯ８・・ＰＥＴと言う）・に関す
る。
トランジスタ（以下ＭＯ８・・ＰＥＴと言う）・に関す
る。
従来の比較的許容電流、電圧耐量の大きいパワーＭＯ８
，ＦＥＴと【７て、縦型構；貴が知られており、これら
はいずれもベレットの裏面ｆＩｌｌｌ（基板シリコン）
が、ドレイン電極となる電極槽ａ ｋｌ” ＊っている
。向えばＮチャンネルのＭＯＳ・ＦＥＴの場合には、第
２図に示す工うに、ドレイン電極１は、Ｎｆｊｌ基板１
０からベレットの裏面側（マウントされるＩＱＩＩ ）
に取り出し設けられている。一方。
，ＦＥＴと【７て、縦型構；貴が知られており、これら
はいずれもベレットの裏面ｆＩｌｌｌ（基板シリコン）
が、ドレイン電極となる電極槽ａ ｋｌ” ＊っている
。向えばＮチャンネルのＭＯＳ・ＦＥＴの場合には、第
２図に示す工うに、ドレイン電極１は、Ｎｆｊｌ基板１
０からベレットの裏面側（マウントされるＩＱＩＩ ）
に取り出し設けられている。一方。
ソース電極２はＮを拡散層８とＰ型拡散層３と？ベレッ
ト裏面側に於いて、アルミ等の金属配線ｉで短絡され、
覗９出されている。従って、複数の独立したスイッチ音
１チツプア構成した場合、複数のソース電極と複数のゲ
ート電極ｒそれぞれ分離取り出すことは可能であるが、
’ＦＥ’ｌ”がソース・ゲート間の電圧Ｖ（、制御【２
て動作させる半導体８ デバイスであるために、ゲートのぶイアス回路の″）
ｍＩｐｆ必要、ｌ′ｃなり・、、５路、が非常に複雑に
ガる欠点、、１・があった。
ト裏面側に於いて、アルミ等の金属配線ｉで短絡され、
覗９出されている。従って、複数の独立したスイッチ音
１チツプア構成した場合、複数のソース電極と複数のゲ
ート電極ｒそれぞれ分離取り出すことは可能であるが、
’ＦＥ’ｌ”がソース・ゲート間の電圧Ｖ（、制御【２
て動作させる半導体８ デバイスであるために、ゲートのぶイアス回路の″）
ｍＩｐｆ必要、ｌ′ｃなり・、、５路、が非常に複雑に
ガる欠点、、１・があった。
また、２つのＭＯＳ、ＦＥＴを用い、ソース電極お工び
ゲート電１柩どａｔ・シ、忙それぞ、れ接続【−１こ
。
ゲート電１柩どａｔ・シ、忙それぞ、れ接続【−１こ
。
■ゲート・ソース間印加電圧に工９独立した２つ、１
／： のドレイン電極間で嬰方向件スイッチ忙構成する場合、
従来のドレイン電（Ｌマウント構造ベレットに於いては
、２つのベレットチップ？独立１７た２つのフレーム上
にそれぞれマウントレなければ、、１．、 α ならない欠点と、ギャリアメ随れがチャンネルの１
・：：′ 池にエビタギシャル領域？ｉｌ′ｆｉ、、るため、チャ
ンネ省、。
／： のドレイン電極間で嬰方向件スイッチ忙構成する場合、
従来のドレイン電（Ｌマウント構造ベレットに於いては
、２つのベレットチップ？独立１７た２つのフレーム上
にそれぞれマウントレなければ、、１．、 α ならない欠点と、ギャリアメ随れがチャンネルの１
・：：′ 池にエビタギシャル領域？ｉｌ′ｆｉ、、るため、チャ
ンネ省、。
抵抗にこのエビタｉシャル領域の抵抗が加わ、！２゜オ
ン抵抗が大きくなるという欠点もあった。 ・・、。
ン抵抗が大きくなるという欠点もあった。 ・・、。
本発明の目的は１以上の工うな欠点ｒ改善【７た。
子導体装置ｒ提供することにある。
本発明は、−主面に形成されたＰ型拡散層からＮ型領域
ｒ選択的に突き抜けたＰ型不純物層と。
ｒ選択的に突き抜けたＰ型不純物層と。
前記ｐＩｉ！！不純物層とＡ’１ＪｌＮ帖領域とｒ他生
域側で導電的に短絡［７てなるソース電極と、前ＩｄＰ
型拡散層内に選択的に拡散してなるＮｉｌ拡散層から前
、、、記、−主面側に敗り出されたドレイン電極とｔ備
え。
域側で導電的に短絡［７てなるソース電極と、前ＩｄＰ
型拡散層内に選択的に拡散してなるＮｉｌ拡散層から前
、、、記、−主面側に敗り出されたドレイン電極とｔ備
え。
、、前記ドレイン電極と前記ソース電極間の前記Ｐ巖−
赦Ｉｗ：′にチャンネルを誘起せしめるためのゲート：
、電極を絶縁噛を介して前記−主面側に設けた縦壁□
’ＭＵ８電界効果トランジスタを含むことｒ特徴とする
手導（本装置にある。 □ 以下本発明について図面ｒ診照Ｌｆｉがら詳細に説明す
る。なお、以下に示す図に於いて同一部分おＬび同一機
能は同一符号で統一する。
赦Ｉｗ：′にチャンネルを誘起せしめるためのゲート：
、電極を絶縁噛を介して前記−主面側に設けた縦壁□
’ＭＵ８電界効果トランジスタを含むことｒ特徴とする
手導（本装置にある。 □ 以下本発明について図面ｒ診照Ｌｆｉがら詳細に説明す
る。なお、以下に示す図に於いて同一部分おＬび同一機
能は同一符号で統一する。
第１１凶（Ａ）１第１図（Ｂ）は、いずれもＮゲート・
−Ｏ８・１！” Ｅ Ｔ ｉ表わす回眸図で、この、う
し第１１吟）シ、ティプレンションイイプを示す回路、
図、第１．１俳）は工ざ↑イそメント・タイプを示す回
路図でお、る。これら図に於諭て。
−Ｏ８・１！” Ｅ Ｔ ｉ表わす回眸図で、この、う
し第１１吟）シ、ティプレンションイイプを示す回路、
図、第１．１俳）は工ざ↑イそメント・タイプを示す回
路図でお、る。これら図に於諭て。
それぞＢＬ：ＤＦＥｉ’は、ドレイン電極１と、ソース
電極２と、このソース電極２と電気的に短絡されている
Ｐ型拡散１ｍ部３と、絶縁ゲート電極４とｔ有する。
電極２と、このソース電極２と電気的に短絡されている
Ｐ型拡散１ｍ部３と、絶縁ゲート電極４とｔ有する。
また、第２図は第１図体）又は第１図の）の従来の縦姑
タイプのＮチャンネル・ＭＯＳ−ＦＥ’ｌ’ｉ示（７た
断面図である。第２図に於いて、ドレイン電極１はＮ型
基板１０の裏面からオー冷性接触ケ持って導′Ｔｔ性フ
レーム５にマウントされる。・ソース電極２は、金属配
線６に工凱Ｎ型ソース電極層８とＰ （謀拡舷層３と？
、ベレット表面部で短絡した鎌嘆り１旧２である。：：
”＝ト軍極４は・、絶縁物（酸化１漠）９の中ＶＣ設け
Ｃ６る通常多結晶シリコンで作られる電極７から取り出
しておる。、Ｎ型基板１０の」二に設けた１％ ＩＪ：
、〜払すエビタキンヤル層１１である。今、ドレイン
電極１か正で、ノー冬電極２が負電位のバイアス・モー
ドで、ゲート電極４ｒンースを極２に附ししきい値電圧
以上の・電圧（十Ｖ。８）、、 ｋ ｌＥＩ’ｌ １Ｊ
１１−ｊると、ドレイン電ｉ＆（Ｉ、）ノキャリアは第
２図のｍｔ路１２．に示す、工うに・、Ｎ型基板１．０
カらエピタキシャルｆｆｄ、１１ ｋｉＭＵＩ Ｆ：拡
散１８３のうちゲート電、極４直下：の反転層（２ヤ、
ンネル）ｒ介して、Ｎ拡散１８からノー冬電極２５と矢
印の、↓すに・流れる。なお１前述した↓うに１．、、
。
タイプのＮチャンネル・ＭＯＳ−ＦＥ’ｌ’ｉ示（７た
断面図である。第２図に於いて、ドレイン電極１はＮ型
基板１０の裏面からオー冷性接触ケ持って導′Ｔｔ性フ
レーム５にマウントされる。・ソース電極２は、金属配
線６に工凱Ｎ型ソース電極層８とＰ （謀拡舷層３と？
、ベレット表面部で短絡した鎌嘆り１旧２である。：：
”＝ト軍極４は・、絶縁物（酸化１漠）９の中ＶＣ設け
Ｃ６る通常多結晶シリコンで作られる電極７から取り出
しておる。、Ｎ型基板１０の」二に設けた１％ ＩＪ：
、〜払すエビタキンヤル層１１である。今、ドレイン
電極１か正で、ノー冬電極２が負電位のバイアス・モー
ドで、ゲート電極４ｒンースを極２に附ししきい値電圧
以上の・電圧（十Ｖ。８）、、 ｋ ｌＥＩ’ｌ １Ｊ
１１−ｊると、ドレイン電ｉ＆（Ｉ、）ノキャリアは第
２図のｍｔ路１２．に示す、工うに・、Ｎ型基板１．０
カらエピタキシャルｆｆｄ、１１ ｋｉＭＵＩ Ｆ：拡
散１８３のうちゲート電、極４直下：の反転層（２ヤ、
ンネル）ｒ介して、Ｎ拡散１８からノー冬電極２５と矢
印の、↓すに・流れる。なお１前述した↓うに１．、、
。
、ＰＷ拡散層３とＮ俄ソース電、、極ｒ＊ ｓとは、ベ
レットの表面で、寄生ＮＰ、Ｎトラン、ジスタのエミッ
タ・ベース短絡の目的から、金属間、線６に工９．電気
−５− 的に短絡しであるため、ソース電極２とドレイン電極１
との間では、Ｐ型拡散＠３ｒアノードとしＮ型のエピタ
キシャル層１１及びＮｉｌ基板１．、 Ｏｋカソードと
する等価ダイオードが構成されている。
レットの表面で、寄生ＮＰ、Ｎトラン、ジスタのエミッ
タ・ベース短絡の目的から、金属間、線６に工９．電気
−５− 的に短絡しであるため、ソース電極２とドレイン電極１
との間では、Ｐ型拡散＠３ｒアノードとしＮ型のエピタ
キシャル層１１及びＮｉｌ基板１．、 Ｏｋカソードと
する等価ダイオードが構成されている。
第３図は本発明の実施例のＮチャンネル縦５４１Ｍ０８
−ＰＥＴの基本構造ｒ説明するための断面図である。
−ＰＥＴの基本構造ｒ説明するための断面図である。
トイイン電極１は、Ｐ賊拡散層３の」二に拡散されｆｃ
Ｎｑ層８から、金鴎配ｆｉ１６＊介［２取す出【７て、
ある。ソース電極２は、前記Ｐ型拡赦鳴３とＮ型エピタ
キシャル層１１お工びＮ塘基板１０と７ｒ：Ｐ＋宋き抜
は拡散層１３で短絡【２．さらに前記Ｎｄｌ基板１０と
突き抜は拡散１ｉ＃１３と２良好なオ下ム性接触ビ持っ
て、導電性フレーム５で電気的に短絡し、取：り出しで
ある。その他グ、−ト電極４は、 Ａｌｌ記従米従来プ
と基本的には同じである。今、ドレイン電極１が正、ソ
ース電極２が負電位にそｎぞれバイ、アスさ１てお、ｐ
、さらに、ゲート・ソース間にしき、い値電圧エリ充分
高い正の電圧（・十Ｖ。Ｓ）を印加すると、ドレイン電
流（より）は第３図の流６− 路１２に示すように、ドレイン電極１かし↓Ｎ 、−＋
−敗ｒｆｉ ８〒通り、Ｐ拡散層３のゲート電極直下に
誘起される反転層（チャンネル）ｒ介１７てエピタキシ
ャル層１１へさらにＮ型基板１０へと流れ、ソース電極
２に到る。
Ｎｑ層８から、金鴎配ｆｉ１６＊介［２取す出【７て、
ある。ソース電極２は、前記Ｐ型拡赦鳴３とＮ型エピタ
キシャル層１１お工びＮ塘基板１０と７ｒ：Ｐ＋宋き抜
は拡散層１３で短絡【２．さらに前記Ｎｄｌ基板１０と
突き抜は拡散１ｉ＃１３と２良好なオ下ム性接触ビ持っ
て、導電性フレーム５で電気的に短絡し、取：り出しで
ある。その他グ、−ト電極４は、 Ａｌｌ記従米従来プ
と基本的には同じである。今、ドレイン電極１が正、ソ
ース電極２が負電位にそｎぞれバイ、アスさ１てお、ｐ
、さらに、ゲート・ソース間にしき、い値電圧エリ充分
高い正の電圧（・十Ｖ。Ｓ）を印加すると、ドレイン電
流（より）は第３図の流６− 路１２に示すように、ドレイン電極１かし↓Ｎ 、−＋
−敗ｒｆｉ ８〒通り、Ｐ拡散層３のゲート電極直下に
誘起される反転層（チャンネル）ｒ介１７てエピタキシ
ャル層１１へさらにＮ型基板１０へと流れ、ソース電極
２に到る。
このＬうに１本実施しリの縦型ＭＯ８，ＦＥＴによれば
、べＩ／ットＱ裏面１１１！ｌ ｋソース電極とし、ド
レイン軍、極は表面側から取り出す構ｉ青になっている
ため、ドレイン電流のベレット内部に於ける電流方向が
、従来のものと逆で、表面から真向の方向ｒこ流ｔ［る
。従クーＣ９同一導電フレームに複数個のベレッｔｋ”
マウントし、マルチ・チップの多極革ぼｌ−！ＭＯ８１
１ｉ’ＥＴが容易に得られる。また、ドレイン電極ｒ金
鴫配線ｑ）適当な分離で取り出すことにぶつ−〔，１チ
ツプの多極縁（ｔすＭ ０８・ＦＥＴさらには、１チツ
プのダブル・ドレイン電′＋＃、ｔそれぞｔＬ９：■ｊ
’［他の各１ ＆ｆＭ子と１．て待った双方向性Ｍ Ｏ
８・ｌ！１１シＴ忙実現することが１丁能である。
、べＩ／ットＱ裏面１１１！ｌ ｋソース電極とし、ド
レイン軍、極は表面側から取り出す構ｉ青になっている
ため、ドレイン電流のベレット内部に於ける電流方向が
、従来のものと逆で、表面から真向の方向ｒこ流ｔ［る
。従クーＣ９同一導電フレームに複数個のベレッｔｋ”
マウントし、マルチ・チップの多極革ぼｌ−！ＭＯ８１
１ｉ’ＥＴが容易に得られる。また、ドレイン電極ｒ金
鴫配線ｑ）適当な分離で取り出すことにぶつ−〔，１チ
ツプの多極縁（ｔすＭ ０８・ＦＥＴさらには、１チツ
プのダブル・ドレイン電′＋＃、ｔそれぞｔＬ９：■ｊ
’［他の各１ ＆ｆＭ子と１．て待った双方向性Ｍ Ｏ
８・ｌ！１１シＴ忙実現することが１丁能である。
第４図、第５図は１本発明の実施例のＭＯＳ・ｉ＋’
ＥＴ ｖ用いｆＣ第１．槙２の応用列葡示す回路図であ
る。まず第４図において８本発明の実施し１ｊのマルチ
・チップあるいは１チツプによる多極縦型ＭＯ８・Ｆ
Ｅ ’Ｉ’ １４は、共通のソース電極２と。
ＥＴ ｖ用いｆＣ第１．槙２の応用列葡示す回路図であ
る。まず第４図において８本発明の実施し１ｊのマルチ
・チップあるいは１チツプによる多極縦型ＭＯ８・Ｆ
Ｅ ’Ｉ’ １４は、共通のソース電極２と。
マルチドレイン電極２０．２１．．２２と、マルチゲー
ト電極３０，３１．３２とｒ有する。引一本回路は、ソ
ース・ドレイン電極間、ソース・ゲート電極間ｒバイア
スするための第１．第２の直流電源１５．１６や、それ
ぞれ前り己ドレイン電極２０．２１．２２に接続された
負荷インピーダンス４０，４１，４２．前記ゲート電極
３０ 、３１゜３２とソース電極２とｒ接続【７た抵抗
４０，４１゜４２と、各ゲート電極３０，３１．３２に
選択的に直流電圧を加えるためのスイッチ１９とｒ備え
ている。
ト電極３０，３１．３２とｒ有する。引一本回路は、ソ
ース・ドレイン電極間、ソース・ゲート電極間ｒバイア
スするための第１．第２の直流電源１５．１６や、それ
ぞれ前り己ドレイン電極２０．２１．２２に接続された
負荷インピーダンス４０，４１，４２．前記ゲート電極
３０ 、３１゜３２とソース電極２とｒ接続【７た抵抗
４０，４１゜４２と、各ゲート電極３０，３１．３２に
選択的に直流電圧を加えるためのスイッチ１９とｒ備え
ている。
今、スイッチ１９によってゲート電極３０が選択接続さ
れた場合、このゲート電極３０に直流電源１６の電圧が
印加されるため、ＭＯＳ、ＦＥＴの内部Ｐ層のゲート電
極直下に反転層が誘起さｎ。
れた場合、このゲート電極３０に直流電源１６の電圧が
印加されるため、ＭＯＳ、ＦＥＴの内部Ｐ層のゲート電
極直下に反転層が誘起さｎ。
その結果ドレイン電流は負荷インピーダンス４０？介し
、ドレイン電極２０から共通ソース電極２へ、内部ペレ
ットの表面から裏面側へと縦方向にｔＡｆ、れ２）。１
１０のゲート電、極３１．３２に対応する縦方向Ｍ０８
・ｌｉ’ １；’、 Ｔは、ゲート・ソース間がバイア
スされないため、ドレイン電極流は流れず、阻止状態と
なる。同様にスイッチ１９の切換え選択にエリ、希望す
るＭＯＳ・Ｆ Ｅ Ｔ ′？ｃオン抵抗の小さい専１市
＋大ｆｔＭに専〈ことが１１丁能である。
、ドレイン電極２０から共通ソース電極２へ、内部ペレ
ットの表面から裏面側へと縦方向にｔＡｆ、れ２）。１
１０のゲート電、極３１．３２に対応する縦方向Ｍ０８
・ｌｉ’ １；’、 Ｔは、ゲート・ソース間がバイア
スされないため、ドレイン電極流は流れず、阻止状態と
なる。同様にスイッチ１９の切換え選択にエリ、希望す
るＭＯＳ・Ｆ Ｅ Ｔ ′？ｃオン抵抗の小さい専１市
＋大ｆｔＭに専〈ことが１１丁能である。
第５図は６本発明の実施しＵの第２の応用列ｒ示し文回
路図で、マルチ・チップあるいは１チツプにＬるダブル
・ドレイン電極Ｌ極５０．５１？ｌ”持った双方向性Ｍ
Ｏ８・ＦＥＴ１４は、共通のソース電極２と、ゲート１
［極４と忙備え、ゲート電極４はベレット内部配線で接
続し、共通ゲートと【７て取り出Ｌ７ｔものである。ま
た１本回路は、負荷インピーダンス５７と、ソース電極
２とゲート’！１ｔｆｆ１４と忙短絡する抵抗５８と、
スイッチ１９と、交流電源電圧６０と忙備えている。
路図で、マルチ・チップあるいは１チツプにＬるダブル
・ドレイン電極Ｌ極５０．５１？ｌ”持った双方向性Ｍ
Ｏ８・ＦＥＴ１４は、共通のソース電極２と、ゲート１
［極４と忙備え、ゲート電極４はベレット内部配線で接
続し、共通ゲートと【７て取り出Ｌ７ｔものである。ま
た１本回路は、負荷インピーダンス５７と、ソース電極
２とゲート’！１ｔｆｆ１４と忙短絡する抵抗５８と、
スイッチ１９と、交流電源電圧６０と忙備えている。
今、交流電源電圧６０の極性に於いて、ドレイン電極５
０が正、もう一方のドレイン電極５１が負にバイアスさ
れる半サイクルの任意の位相で。
０が正、もう一方のドレイン電極５１が負にバイアスさ
れる半サイクルの任意の位相で。
９−
スイッチ１９が閉になり、ゲート・ソース間に直流を源
１６から、１．きい値電圧よす光分大きい電圧（＋Ｖ、
ｓ）が印加されると、ドレイン電流は交流電源６０→ド
レイン電極５０→ゲ一ト電位置下のＰ拡散に誘起される
チャンネル（反転層）とＮ賊エピタキシャル層→ドレイ
ン電極５７→負荷インピーダンス５７という経路でＲ，
ｔする。この状態で、交流電源６０の極性が反転【７．
ドレイン電極５１が正、ドレイン電極５０が負となって
も、ゲート電極直下のＰ型拡散ｒ＠に誘起されるチャン
ネルの変化はるいから、ドレイン電流の方向が逆向にな
るが、前記同様、チャンネルを通【７てドレイン電極５
１Ｅ）ｃ）他方のドレイン電極５０へと流れるため、負
荷５７には交流電流が供給できることになる。また、ス
イッチ１９が開になればＰ賊拡散層へのチャンネルに誘
起がなくなるため、ドレイン電流は遮断される。以上か
らも解る工うに、第５図の応用回路に於ける負荷電流は
、ソース電極’ｋＡらず、チャンネルｒ介［７直接２つ
のドレイン電極間で流れるため、エビメキシャル’ＪＡ
域の抵抗１０− 分がなく、オン抵抗は小さくなる。
１６から、１．きい値電圧よす光分大きい電圧（＋Ｖ、
ｓ）が印加されると、ドレイン電流は交流電源６０→ド
レイン電極５０→ゲ一ト電位置下のＰ拡散に誘起される
チャンネル（反転層）とＮ賊エピタキシャル層→ドレイ
ン電極５７→負荷インピーダンス５７という経路でＲ，
ｔする。この状態で、交流電源６０の極性が反転【７．
ドレイン電極５１が正、ドレイン電極５０が負となって
も、ゲート電極直下のＰ型拡散ｒ＠に誘起されるチャン
ネルの変化はるいから、ドレイン電流の方向が逆向にな
るが、前記同様、チャンネルを通【７てドレイン電極５
１Ｅ）ｃ）他方のドレイン電極５０へと流れるため、負
荷５７には交流電流が供給できることになる。また、ス
イッチ１９が開になればＰ賊拡散層へのチャンネルに誘
起がなくなるため、ドレイン電流は遮断される。以上か
らも解る工うに、第５図の応用回路に於ける負荷電流は
、ソース電極’ｋＡらず、チャンネルｒ介［７直接２つ
のドレイン電極間で流れるため、エビメキシャル’ＪＡ
域の抵抗１０− 分がなく、オン抵抗は小さくなる。
以上説明（７た工うに１本発明に工れば、べ１／ツトの
裏面（７１〕−ムにマウントするし１［）？ソース電極
と１７１さらにドレイン電極ｒ同べ１ノツトの表面に取
り出す縦型タイプのものであるから、マルチ・チップに
よる多極のド１／インおよびゲート電極ｒ持っｍＭＯ８
−ＦＥＴア１／イが７− ｘ 電、極ｒ共通とし一つの
７１７−ム上にマウントすることができ小形で組立製造
が簡素化でき、さらに多極のド１／イン′ｗｔ極もべ１
／ツト表面上の金嘴配線ｒ適当に分離して＊ｐ出せば、
ｌチップで多極ド１ツインお工びゲート電極ｒ有する縦
壁Ｍ、０８・Ｉ−’ Ｅ ’１’ ｉ提供することがで
き、さらにまた、ダブル、ト町ツイン電極を交流電極端
子とじ、ゲート電極４内部接続【２て嘔ｐ出せば、ゲー
ト・ソース電極への制御電圧の有無で交流負荷ｔＯント
ロールする１チツプ双方向性ＭＯ８−）ｉ’、ＥＴも提
供することができる。尚、ソース電極ｒ共通に【７た複
数電極のＭ２Ｓ・Ｉｉ”ＥＴとすれけ、これらの複数電
極忙制御するゲート・ソース電極へのバイアス回路が簡
単になるという利点もある。
裏面（７１〕−ムにマウントするし１［）？ソース電極
と１７１さらにドレイン電極ｒ同べ１ノツトの表面に取
り出す縦型タイプのものであるから、マルチ・チップに
よる多極のド１／インおよびゲート電極ｒ持っｍＭＯ８
−ＦＥＴア１／イが７− ｘ 電、極ｒ共通とし一つの
７１７−ム上にマウントすることができ小形で組立製造
が簡素化でき、さらに多極のド１／イン′ｗｔ極もべ１
／ツト表面上の金嘴配線ｒ適当に分離して＊ｐ出せば、
ｌチップで多極ド１ツインお工びゲート電極ｒ有する縦
壁Ｍ、０８・Ｉ−’ Ｅ ’１’ ｉ提供することがで
き、さらにまた、ダブル、ト町ツイン電極を交流電極端
子とじ、ゲート電極４内部接続【２て嘔ｐ出せば、ゲー
ト・ソース電極への制御電圧の有無で交流負荷ｔＯント
ロールする１チツプ双方向性ＭＯ８−）ｉ’、ＥＴも提
供することができる。尚、ソース電極ｒ共通に【７た複
数電極のＭ２Ｓ・Ｉｉ”ＥＴとすれけ、これらの複数電
極忙制御するゲート・ソース電極へのバイアス回路が簡
単になるという利点もある。
第１：図（５））はディプ１／ツシ菫ンタイブのＭＯＳ
・Ｆ’ＥＴｉ示す回路図、第１図（１３）はエンハンス
メントメイブのＭＯＳ・ｙｇ’ｒ２示す回路図、第２図
は従来の縦ＱＮチャンネルＭ：０８−ＦＥＴ２示す断面
図、第３図は本発明の実施例の縦ｆｊｌｉＮチャンネル
Ｍ、Ｏ８・ＦＥ Ｔ ｉ示す・断面図、第４図は本発明
の実施列のＭＯＳ−ＦＥＴｉ用いｆｃ第１の応用列の回
路図、第５図は本発明の実施列のＭ Ｏ’ Ｓ・ＦＥＴ
１用いた第２の応用−１ｊｋ示した回路図である。 同図において、１．２０，２１．２２・・・、・・・ド
１ツイン電極、２・・・・・・ソース電極、３・・・・
・・Ｐ型拡赦層。 ４．３０，３１．３２・・・・・・ゲート電極、５・・
・・・・導電性７１ノ一ム、６・・・・・・金属配線、
７・・・・・・絶縁ゲート、８・・・・・・Ｎ＋型型数
散層９・・・・・・絶縁層（Ｖ化膜）。 １０・・・・・・Ｎ！シリコン基板、１１・・・・・・
Ｎ Ｉｌｌエピタキシャル層、１２・・・・・・ド１ツ
イン電流の経路、１３・・・・・・突き抜けＰ 型拡散
ｍ、１４・・・・・・多極の縦型Ｍ０８−ｖｇＴ、１５
．１６・・・・・・直流電源、４０゜４１．４２．５７
・・・・・・負荷インピーダンス、４０゜４１．４２．
５８・・・・・・抵抗、１９・・・・・・スイッチ。 ６０・・・・・・交流１ｔ ｍｔ。 １３− 阜 １ しくＡ） 琴１ ℃
４（β）導３頂 Δ ノ 〜す Ｉ
θ３ Ｎ Ｆ’
・Ｆ’ＥＴｉ示す回路図、第１図（１３）はエンハンス
メントメイブのＭＯＳ・ｙｇ’ｒ２示す回路図、第２図
は従来の縦ＱＮチャンネルＭ：０８−ＦＥＴ２示す断面
図、第３図は本発明の実施例の縦ｆｊｌｉＮチャンネル
Ｍ、Ｏ８・ＦＥ Ｔ ｉ示す・断面図、第４図は本発明
の実施列のＭＯＳ−ＦＥＴｉ用いｆｃ第１の応用列の回
路図、第５図は本発明の実施列のＭ Ｏ’ Ｓ・ＦＥＴ
１用いた第２の応用−１ｊｋ示した回路図である。 同図において、１．２０，２１．２２・・・、・・・ド
１ツイン電極、２・・・・・・ソース電極、３・・・・
・・Ｐ型拡赦層。 ４．３０，３１．３２・・・・・・ゲート電極、５・・
・・・・導電性７１ノ一ム、６・・・・・・金属配線、
７・・・・・・絶縁ゲート、８・・・・・・Ｎ＋型型数
散層９・・・・・・絶縁層（Ｖ化膜）。 １０・・・・・・Ｎ！シリコン基板、１１・・・・・・
Ｎ Ｉｌｌエピタキシャル層、１２・・・・・・ド１ツ
イン電流の経路、１３・・・・・・突き抜けＰ 型拡散
ｍ、１４・・・・・・多極の縦型Ｍ０８−ｖｇＴ、１５
．１６・・・・・・直流電源、４０゜４１．４２．５７
・・・・・・負荷インピーダンス、４０゜４１．４２．
５８・・・・・・抵抗、１９・・・・・・スイッチ。 ６０・・・・・・交流１ｔ ｍｔ。 １３− 阜 １ しくＡ） 琴１ ℃
４（β）導３頂 Δ ノ 〜す Ｉ
θ３ Ｎ Ｆ’
Claims (1)
- （１） −主面に形成されたＰ型拡散層からＮ壁領域
ｒ選択詩覧き抜けたＰ型不純物層と、前記Ｐ型不純物Ｉ
Ｉｉと前記Ｎ賊領域とｔ他主面側で導電的に短絡【−で
なるソース電極と、−ＩＪ記Ｐｇ拡散層内に選択的に拡
散してなるＮｒｌ拡散ｔ―から前記−主面側に取り出さ
れたドレイン電極とｒ備□え。 前記ドレイン電極と前記ソース電極間の前記Ｐ観拡散層
にチャンネルを誘起せ（７めるためのゲート電極ｗＭ！
３縁層ｒ介して前記−主面側に設けた縦壁ＭＯ８電界効
果トランジスタｒ富むことｒ特徴とする半導体装置。 、 ＋２） １−”Ｖ４：／電極ｂ（・
互“に電気的１分離ｇｔｔ′Ｃ複数設けら□れているこ
とｒ特徴とする特許請求の範囲第（１）項記載の半導体
ｖｃｌｊｔ、′
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129943A JPS5921065A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129943A JPS5921065A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5921065A true JPS5921065A (ja) | 1984-02-02 |
| JPH0354477B2 JPH0354477B2 (ja) | 1991-08-20 |
Family
ID=15022264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57129943A Granted JPS5921065A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921065A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794432A (en) * | 1987-01-27 | 1988-12-27 | General Electric Company | Mosfet structure with substrate coupled source |
| JPH03231474A (ja) * | 1990-02-06 | 1991-10-15 | Nec Corp | 縦型電界効果トランジスタ |
| US5134448A (en) * | 1990-01-29 | 1992-07-28 | Motorola, Inc. | MOSFET with substrate source contact |
| KR100936632B1 (ko) | 2002-03-26 | 2010-01-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
-
1982
- 1982-07-26 JP JP57129943A patent/JPS5921065A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794432A (en) * | 1987-01-27 | 1988-12-27 | General Electric Company | Mosfet structure with substrate coupled source |
| US5134448A (en) * | 1990-01-29 | 1992-07-28 | Motorola, Inc. | MOSFET with substrate source contact |
| JPH03231474A (ja) * | 1990-02-06 | 1991-10-15 | Nec Corp | 縦型電界効果トランジスタ |
| KR100936632B1 (ko) | 2002-03-26 | 2010-01-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354477B2 (ja) | 1991-08-20 |
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