JPH01111378A - 縦型ｍｏｓ　ｆｅｔ - Google Patents

縦型ｍｏｓ　ｆｅｔ

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JPH01111378A
JPH01111378A JP62269844A JP26984487A JPH01111378A JP H01111378 A JPH01111378 A JP H01111378A JP 62269844 A JP62269844 A JP 62269844A JP 26984487 A JP26984487 A JP 26984487A JP H01111378 A JPH01111378 A JP H01111378A
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JP
Japan
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layer
semiconductor layer
region
semiconductor
vertical mosfet
Prior art date
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Pending
Application number
JP62269844A
Other languages
English (en)
Inventor
Tatsuro Sakai
達郎 酒井
Nobuhiko Yamashita
暢彦 山下
Naoki Murakami
直樹 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
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    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲート・ドレイン間容量の小さい縦型ＭＯＳ
ＦＥＴ　に関するものである。
〔従来の技術〕
第３図は従来の縦型ＭＯＳＦＥＴの構造を示す断面図で
ある。、同図において、低比折抗のＮ＋基板１と比較的
比抵抗の高いＮ型エピタキシャル層２を有し１ゲート絶
縁膜３の上に形成名れたポリシリコンよりなるゲート電
極４をマスクとしてＰ型チャネル形成領域５およびＮ＋
ソース領域６が拡散によって形成名れ、ゲート電極４の
表面に層間絶縁膜７を形成し、Ｐ型チャネル形成頌域５
およびＮ＋ソース領域６に接するようにソース電極８が
形成名れ　Ｎ＋基板１の裏面にドレイン電極９が形成名
れている。
また、他の縦型ＭＯＳＦＥＴ　として第４図に示すよう
に第３図の従来の縦型ＭＯ８Ｆ’ＥＴにおいてＮ！エピ
タキシャル層層上上ゲート電極４の一部を除去し、ゲー
ト電極４とドレイン電極９との重々シ面積を低減し、ゲ
ート・ドレイン間容量の低減を図る構造が提案されてい
る。
〔発明が解決しようとする問題点〕
しかしながら、第３図に示す縦型ＭＯＳＦＥＴは、ゲー
ト絶縁膜３を介してＮ型エピタキシャル層２とゲート電
極４とが重なる面積が広く、ゲート・ドレイン間容量が
大きくなるという問題があった。
また、第４図に示す縦型ＭＯＳＦＥＴ・は第３図の場合
とは異なり、ゲ、−）−に極４に正の電圧を印加したオ
ン状態で、除去されたゲート電極４下のＮ型エピタキシ
ャル層２０表面に電子よシなる蓄積店が形成名れないた
め、素子のオン抵抗増加を抑制するには、ゲート電極４
の除去幅Ｗ１を一定以上には大きくできず、ゲート・ド
レイン間容量を大幅には低減することはできないという
問題があった。
本発明の目的は、従来の縦型ＭＯＳＦＥＴ　　における
上述の問題点を改善し、オン抵抗の増加を伴うことなく
、ゲート・ドレイン間容量を低減できる縦型ＭＯＳＦＥ
Ｔ　　を提供することにある。
〔問題点を解決するための手段〕
本発明による縦型ＭＯＳＦＥＴは、第１導電型の第１の
半導体層上に形成名れた第１導電型でかつ第１の半導体
層に比して高い比抵抗の第２の半導体層の表面において
第１の絶縁層を介して第１の導電性層が重なる領域の第
１の導電性層を一部を除去し、かつ第２の半導体層の表
面近傍に第１導電型でかつ第２の半導体層に比して低い
比抵抗の第３の半導体領域もしくは第３の半導体領域と
第２導電型の第４の半導体領域とを形成したものである
。
〔作用〕
本発明においては、第３の半導体領域によってオン状態
における電流路が確保される。
〔実施例〕
第１図は本発明による縦型ＭＯＳＦＥＴ　の一実施例を
示す断面図である。同図において、１はＮ＋基板、２は
Ｎ世エピタキシャル層、３はゲート絶・　　縁膜、４は
ゲート電極、５はＰ型チャネル形成領域、６はＮ＋ソー
ス領域、Ｔは層間絶縁膜、８はソース電極、９はドレイ
ン電極、１０はＮ型エピタキシャル層２の表面において
ゲート絶縁膜３を介してゲート電極４が重なる領域のゲ
ート電極４を一部除去し、さらに除去したゲート電極を
マスクとしてＮ型エピタキシャル層２の表面近傍に形成
名れたＮ型半導体領域である。
このような構成によれば、Ｎ型エピタキシャル層２の表
面に形成名れたＮ型半導体領域１０によってオン状態に
おける電流路が確保され、ゲート電極４の除去幅Ｗ２を
第４図の従来の縦型ＭＯＳＦＥＴの除去幅Ｗｌ　ようも
太きく　（Ｗ２　＞　Ｗｔ　）することができ、ゲート
・ドレイン間容量を大幅に低減することが可能となる。
第２図は本発明による縦型ＭＯＳＦＥＴの他の実施例を
示す断面図である。同図において、１はＮ＋基板、２は
Ｎ型エピタキシャル層、３はゲート絶縁膜、４はゲート
電極、５はＰ型チャネル形成領域、６はＮ＋ソース領域
、Ｔは層間絶縁膜、８はソース電極、９はドレイン電極
、１０はＮ型半導体領域、１１はＮ型半導体領域１０内
に形成名れたＰ型半導体領域である。
このような構成によれば、Ｎ型エピタキシャル層２内は
形成し？ｃＮ型半導体領域１０によってオン状態におけ
る電流路が確保されるため、ゲート電極４の除去幅Ｗ２
を第４図の従来の縦型ＭＯＳＦＥＴの除去幅Ｗ、　より
も大きくすることができ、ゲート・ドレイン間容量を大
幅に低減することが可能となる。さらに特に低耐圧の縦
型ＭＯＳＦＥＴにおいては、ゲート電極４を零あるいは
負の電圧を加え、ドレイン電極９にソース電極８に対し
て正の電圧を加えたオフ状態において、Ｎ型エピタキシ
ャル層２内に延びる空乏層幅が小さいため、Ｎ型エピタ
キシャル層２表面にドレイン電圧の大部分が加わ夛、こ
の部分で降伏を生じる可能性があるが、Ｐ型半導体領域
１１の形成によってＮ型エピタキシャル層２表面にドレ
イン電圧の大部分が加わることが避けられ、素子耐圧を
高く保つことが可能となる。
〔発明の効果〕
以上説明したように本発明によれば、オン抵抗。
耐圧は従来の縦型ＭＯ８Ｆ’ＥＴとほぼ同等に保ち、か
つゲート・ドレイン間容量を大幅に低減できる。
したがって、スイッチング時間の短縮およびスイッチン
グ損失の低減が図れるので、小型で高効率であることが
袂求されるスイッチ／グミ源用の主スィッチ素子として
最適である。
【図面の簡単な説明】
第１図は本発明による縦型ＭＯ８ＦｇＴの一実施例を示
す断面図、第２図は本発明による縦型ＭＯＳＦＥＴの他
の実施例を示す断面図、第３図および第４図は従来の縦
型ＭＯＳＦＥＴの断面図である。 １　＊　ｅ　＠　ＩＩＮ＋基板、２ｅ　ｅ　＊　ｅ　Ｎ
型エピタキシャル層、３・・・・ゲート絶縁膜、４・・
・・ゲート電極、５・・・・Ｐ型チャネル形成領域、Ｇ
・・・・Ｎ＋ソース領域、７・・・・層間絶縁膜、８・
・・・ソース電極、９・φ・・ドレイン電極、１０・・
・・Ｎ型半導体領域、１１・・・・Ｐ型半導体領域。 特許出願人　　日本電信電話株式会社

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の第１の半導体層と、前記第１の半導
    体層上に形成名れた第１導電量でかつ前記第１の半導体
    層に比して高い比抵抗の第２の半導体層とを有し、前記
    第２の半導体層内に第１導電量とは逆のチャネル形成用
    の第２導電型を有する第１の半導体領域と、第１導電型
    の第２の半導体領域とがチャネルを形成すべく形成され
    、前記チャネルおよび第２の半導体層の表面に第１の絶
    縁層を介して第１の導電性層が形成され、前記第１の半
    導体領域および第２の半導体領域に接して第２の導電性
    層および第１の半導体層表面に第３の導電性層が形成さ
    れた縦型ＭＯＳＦＥＴにおいて、前記第１の導電性層が
    第１の絶縁層を介して第２の半導体層と重なる領域にお
    いてその一部が除去され、かつ第２の半導体層内の表面
    近傍に第１導電型でかつ第２の半導体層に比して低い比
    抵抗の第３の半導体領域が形成されたことを特徴とする
    縦型ＭＯＳＦＥＴ。
  2. （２）前記第２の半導体層内の表面近傍に第１導電型で
    かつ第２の半導体層に比して低い比抵抗の第３の半導体
    領域と第２導電型の第４の半導体領域とが形成されたこ
    とを特徴とする特許請求の範囲第１項記載の縦型ＭＯＳ
    ＦＥＴ。
JP62269844A 1987-10-26 1987-10-26 縦型ｍｏｓ　ｆｅｔ Pending JPH01111378A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022693A (ja) * 2002-06-14 2004-01-22 Toshiba Corp 半導体装置
JP2008004872A (ja) * 2006-06-26 2008-01-10 Toshiba Corp 半導体装置
JP2009224811A (ja) * 2009-07-06 2009-10-01 Toshiba Corp 半導体装置
US7851852B2 (en) 2004-09-16 2010-12-14 Semiconductor Components Industries, L.L.C. Method of forming a low capacitance semiconductor device and structure therefor
CN109786465A (zh) * 2018-12-17 2019-05-21 重庆平伟实业股份有限公司 功率半导体器件及其制造方法

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CN109786465B (zh) * 2018-12-17 2022-07-15 重庆平伟实业股份有限公司 功率半导体器件及其制造方法

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