JPS59210704A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59210704A JPS59210704A JP58235822A JP23582283A JPS59210704A JP S59210704 A JPS59210704 A JP S59210704A JP 58235822 A JP58235822 A JP 58235822A JP 23582283 A JP23582283 A JP 23582283A JP S59210704 A JPS59210704 A JP S59210704A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- integrated circuit
- resistor
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Semiconductor Integrated Circuits (AREA)
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- Amplifiers (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特に差動増幅回路を構成
するトランジスタのようにペースが入力端子に結合され
た第１のトランジスタとこのトランジスタのエミッタに
コレクタが接続された第２のトランジスタとを有する半
導体集積回路装置に関する。
するトランジスタのようにペースが入力端子に結合され
た第１のトランジスタとこのトランジスタのエミッタに
コレクタが接続された第２のトランジスタとを有する半
導体集積回路装置に関する。
差動増幅回路は、互いのエミッタが接続された二つのト
ランジスタと、そのエミッタ接続点にコレクタが接続さ
れた電流源用のトランジスタとを含む。差動増幅回路は
微少な入力信号電圧から大きな出力信号を取９出す手段
として広く使用されているが、これを半導体集積回路化
した場合、差動接続された二つのトランジスタのベース
値、入力信号を受けるために、入力端子として設けられ
た集積回路の外部端子に接続される。このため、集積回
路の検査工程、装置へ実装組立工程等での取υ扱い時に
発生する静電気によって、差動接続されたトランジスタ
が破壊することがある。
ランジスタと、そのエミッタ接続点にコレクタが接続さ
れた電流源用のトランジスタとを含む。差動増幅回路は
微少な入力信号電圧から大きな出力信号を取９出す手段
として広く使用されているが、これを半導体集積回路化
した場合、差動接続された二つのトランジスタのベース
値、入力信号を受けるために、入力端子として設けられ
た集積回路の外部端子に接続される。このため、集積回
路の検査工程、装置へ実装組立工程等での取υ扱い時に
発生する静電気によって、差動接続されたトランジスタ
が破壊することがある。
本発明の目的は、ペースが入力端子に接続されら
たトランジスタを静電気による破壊ｉ礁した半導体集積
回路装置を提供することにある。
回路装置を提供することにある。
本発明は、静電気破壊防止用の抵抗をベースが入力端子
に接続された第１のトランジスタのエミッタとこのエミ
ッタにコレクタが接続される第２のトランジスタのコレ
クタとの間に設けたことを特徴とする特 第１のトランジスタは差動型式に接続された一対のトラ
ンジスタの一方を、第２のトランジスタは定電流源用ト
ランジスタをそれぞれ構成するのが好ましい。今、静電
気による放電パスが、集積のデバイス構造の特徴として
、最低電位端子→第２のトランジスタのコレクタ→靜電
破壊防止用抵抗→第１のトランジスタのエミッタ→同ペ
ース→入力端子の経路で電流が流れるが、本発明による
抵抗によってその電流が制限されて第１のトランジスタ
の破壊を防止できる。
に接続された第１のトランジスタのエミッタとこのエミ
ッタにコレクタが接続される第２のトランジスタのコレ
クタとの間に設けたことを特徴とする特 第１のトランジスタは差動型式に接続された一対のトラ
ンジスタの一方を、第２のトランジスタは定電流源用ト
ランジスタをそれぞれ構成するのが好ましい。今、静電
気による放電パスが、集積のデバイス構造の特徴として
、最低電位端子→第２のトランジスタのコレクタ→靜電
破壊防止用抵抗→第１のトランジスタのエミッタ→同ペ
ース→入力端子の経路で電流が流れるが、本発明による
抵抗によってその電流が制限されて第１のトランジスタ
の破壊を防止できる。
以下１本発明の実施例全添付図面によシ詳細に説明する
。
。
第１図は本発明の実施例を示す等価回路図であシ、差動
増幅回路に適用した例である。トランジスタ５および６
は互いのエミッタが共通に接続されて差動増幅回路を構
成し、これらのベースは抵抗３，４を介して入力端子１
，２（これらは集積回路の外部端子に導出されている）
に接続されている。それらのコレクタは負荷抵抗９．１
０’ｉ介して正電源端子１１に接続され、出カフ、８が
取シ出されている。トランジスタ１３はトランジスタ５
゜６による差動回路の定電流源トランジスタで１゜抵抗
１４．１８およびダイオード１７で定電流源ヲ宿成する
。トランジスタ１３のベースはバイアス端１６であシ、
そのエミッタは抵抗１４′ｆ：介して最低電位端子１５
に接続されている。
増幅回路に適用した例である。トランジスタ５および６
は互いのエミッタが共通に接続されて差動増幅回路を構
成し、これらのベースは抵抗３，４を介して入力端子１
，２（これらは集積回路の外部端子に導出されている）
に接続されている。それらのコレクタは負荷抵抗９．１
０’ｉ介して正電源端子１１に接続され、出カフ、８が
取シ出されている。トランジスタ１３はトランジスタ５
゜６による差動回路の定電流源トランジスタで１゜抵抗
１４．１８およびダイオード１７で定電流源ヲ宿成する
。トランジスタ１３のベースはバイアス端１６であシ、
そのエミッタは抵抗１４′ｆ：介して最低電位端子１５
に接続されている。
トランジスタ１３のコレクタとトランジスタ５゜６のエ
ミッタ共通接続点との間に本発明による静電破壊保護用
の抵抗１９が設けられている。
ミッタ共通接続点との間に本発明による静電破壊保護用
の抵抗１９が設けられている。
第１図に示した回路は同一の半導体基板上に形成されて
集積回路装置を構成し、したがって、集積回路化におけ
るデバイス構造の特徴から、静電気による放電バスが入
力端子ｌ（又は２）と端子１５との間に生じると、トラ
ンジスタ１３のコレクタ→抵抗１９→トランジ２夕５（
又は６）のエミッタ→同ベース→抵抗３（又は４）→端
子ｌ（又は２）の経路で電流が流れる。従って、静電気
による過電流は抵抗１９で制限され、耐圧が小さいトラ
ンジスタ５（又は６）のベース・エミッタ接合の破壊が
防止される。また、抵抗１９に流れる電流とトランジス
タ１３に流れる電流とは同じであるから、差動増幅動作
に何らの支障も与えない。
集積回路装置を構成し、したがって、集積回路化におけ
るデバイス構造の特徴から、静電気による放電バスが入
力端子ｌ（又は２）と端子１５との間に生じると、トラ
ンジスタ１３のコレクタ→抵抗１９→トランジ２夕５（
又は６）のエミッタ→同ベース→抵抗３（又は４）→端
子ｌ（又は２）の経路で電流が流れる。従って、静電気
による過電流は抵抗１９で制限され、耐圧が小さいトラ
ンジスタ５（又は６）のベース・エミッタ接合の破壊が
防止される。また、抵抗１９に流れる電流とトランジス
タ１３に流れる電流とは同じであるから、差動増幅動作
に何らの支障も与えない。
なお、第１図に示した抵抗３．４は入力端子１゜２から
供給される入力信号を減衰させたシ、トランジスタ５．
６の電流増幅率のバラツキや抵抗３゜４のバラツキによ
シオフセット電圧を発生したシするのが、静電破壊防止
効果をよシ高め、端子１−２間での放電に対しても保護
するためにこれらを設けている。これら抵抗３，４の抵
抗値は１００〜３００Ωと小さい値に設定されている。
供給される入力信号を減衰させたシ、トランジスタ５．
６の電流増幅率のバラツキや抵抗３゜４のバラツキによ
シオフセット電圧を発生したシするのが、静電破壊防止
効果をよシ高め、端子１−２間での放電に対しても保護
するためにこれらを設けている。これら抵抗３，４の抵
抗値は１００〜３００Ωと小さい値に設定されている。
本願発明による抵抗１９の存在は、入力信号の減衰やオ
フセット電圧の発生を生じさせない。
フセット電圧の発生を生じさせない。
以上述べたように、本発明によれば、簡単な構成で静電
破庫保穫ができ信頼性の高い半導体集積回路が提供され
る。
破庫保穫ができ信頼性の高い半導体集積回路が提供され
る。
第１図は本発明の一実施例を示す等価回路図である。
１．２・・・入力端子＋３＋４＋９・・・保護抵抗＋”
％１３・・・トランジスタ、１８・・・出力書鶏１ｃＩ
１４．１Ｂ・・°抵抗。 １１・・・電源端子、１５・・・最低電位端子、１６・
・・バイアス端、１７・・・ダイオード
％１３・・・トランジスタ、１８・・・出力書鶏１ｃＩ
１４．１Ｂ・・°抵抗。 １１・・・電源端子、１５・・・最低電位端子、１６・
・・バイアス端、１７・・・ダイオード
Claims (1)
- 【特許請求の範囲】 ベースが入力端子に結合された第１のトランジスタとこ
の第１のトランジスタのエミッタにコレと フタが結合された第２のトランジスへ月司−の半導体基
板上に構成された半導体集積回路装置において、前記第
１のトランジスタのエミッタと前記第２のトランジスタ
のコレクタとの間に前記第１のトランジスタの静電破壊
防止用抵抗が設けられでいることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235822A JPS59210704A (ja) | 1983-12-14 | 1983-12-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235822A JPS59210704A (ja) | 1983-12-14 | 1983-12-14 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49118858A Division JPS5145985A (ja) | 1974-10-16 | 1974-10-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59210704A true JPS59210704A (ja) | 1984-11-29 |
| JPS628966B2 JPS628966B2 (ja) | 1987-02-25 |
Family
ID=16991767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235822A Granted JPS59210704A (ja) | 1983-12-14 | 1983-12-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210704A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020194850A (ja) * | 2019-05-27 | 2020-12-03 | イサハヤ電子株式会社 | 多用途抵抗付きトランジスタ |
-
1983
- 1983-12-14 JP JP58235822A patent/JPS59210704A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020194850A (ja) * | 2019-05-27 | 2020-12-03 | イサハヤ電子株式会社 | 多用途抵抗付きトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS628966B2 (ja) | 1987-02-25 |
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