JPS58106856A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58106856A JPS58106856A JP56203752A JP20375281A JPS58106856A JP S58106856 A JPS58106856 A JP S58106856A JP 56203752 A JP56203752 A JP 56203752A JP 20375281 A JP20375281 A JP 20375281A JP S58106856 A JPS58106856 A JP S58106856A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input terminal
- power supply
- voltage
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、人力段ＫＣＭＯ８（相補瀝金属絶縁物亭導
体）構造を肩する半導体集積回路装置に−する。
体）構造を肩する半導体集積回路装置に−する。
従来より、入力ＷｋにＣＭＯＢ構造を肩する半導体装置
の静電砿ｓｕｅ止には、第１８０に示すように保護抵抗
Ｒ１（Ｒ１）と保護ダイオードＤＩ、 Ｄｔ（ＤＩ＝
Ｄ４ ）ｔ’組み倉せたものがある。
の静電砿ｓｕｅ止には、第１８０に示すように保護抵抗
Ｒ１（Ｒ１）と保護ダイオードＤＩ、 Ｄｔ（ＤＩ＝
Ｄ４ ）ｔ’組み倉せたものがある。
しかし、この保−回路にあっては、半導体チップ上に他
Ｋｌ！Ｉｌｌ立したウェル電位Ｖ、か存在すると入力端
子ＩＮ、と上記ウェル電位ｖｌ１％ａＫ印加された静電
入力に対して、保護ダイオードＤ、、Ｄ。
Ｋｌ！Ｉｌｌ立したウェル電位Ｖ、か存在すると入力端
子ＩＮ、と上記ウェル電位ｖｌ１％ａＫ印加された静電
入力に対して、保護ダイオードＤ、、Ｄ。
の電圧クランプ特性な利用できず、保１１８子として機
能しない。
能しない。
そこで、入力端子ＩＮ、と上記ウェル電位■。
間にも保護ダイオードを設けることが考えられるがウェ
ル電位Ｖ、、 Ｖ、間の大小関係により、入力信号がク
ランプされ、−又は上記保護ダイオードが鵬方向にバイ
アスされてしまう。
ル電位Ｖ、、 Ｖ、間の大小関係により、入力信号がク
ランプされ、−又は上記保護ダイオードが鵬方向にバイ
アスされてしまう。
この発明の目的は、ウェル電位の大小関係に影響されず
、確実な静電破壊防止な実現できる保護回ａｉｖ備えた
単導体集積ＢＭ装置Ｖ提供することにある。
、確実な静電破壊防止な実現できる保護回ａｉｖ備えた
単導体集積ＢＭ装置Ｖ提供することにある。
この発明の他の目的は、以下のｌ１２＃Ｕ及び図面から
明らかとなるであろう。
明らかとなるであろう。
以下、この発明を実施例とともに詳細に説明する。
第２図には、この発明の一実施例の回路図が示されてい
る。
る。
この実施例では、ｎｆ今ンネルＭＯ８ＦＥＴＱ。
（Ｑ、）とｐ？寺ンネルＭＯ８ＦＥＴＱ！（Ｑ４）Ｋよ
り構成された０ＭＯ８インバータを入力段とじた場合、
上記纂１５りに示したような保護抵抗Ｒ露（Ｒｔ ）及
び保−ダイオードＤｇ−Ｄｓ （Ｄｓ−Ｄ４）に加えて
、例えば、一方の入力端子ＩＮ、と他方の電源■８との
間の静電破壊を防止するために、ｎｐｎトランジスタＴ
Ｉが設けられる。このトランジスタＴ、のベースは開放
されている。
り構成された０ＭＯ８インバータを入力段とじた場合、
上記纂１５りに示したような保護抵抗Ｒ露（Ｒｔ ）及
び保−ダイオードＤｇ−Ｄｓ （Ｄｓ−Ｄ４）に加えて
、例えば、一方の入力端子ＩＮ、と他方の電源■８との
間の静電破壊を防止するために、ｎｐｎトランジスタＴ
Ｉが設けられる。このトランジスタＴ、のベースは開放
されている。
なお、他方の入力端子ＩＮ、と一方の電源■、どの間の
静電破壊を防止するためにも、同様なトランジスタか設
けられる（図示せず）。
静電破壊を防止するためにも、同様なトランジスタか設
けられる（図示せず）。
今、同図に示すように静電電圧■が上記入力端子ＩＮ、
と電源■、どの間に印加されると、両端子Ｍａ、ｉ Ｒ
ｔ ＋１３ｖＣ１゜の電圧ヤクランプされる。
と電源■、どの間に印加されると、両端子Ｍａ、ｉ Ｒ
ｔ ＋１３ｖＣ１゜の電圧ヤクランプされる。
これにより、静電破壊を防止することができる。
ここで、抵抗Ｒ１と図示されていないストレーキ考パシ
タンスとは、入力サージ波形のなまり、及び一定のエネ
ルギー消費を行なわせる。またトランジスタＴ、のＢＶ
ｃＩｏは、通常ｌＯボルト程度寸あり、ＭＯＳ Ｆ Ｅ
ＴＱｔ −Ｑ＊等のゲート破壊強度の６０ポル）１１度
より十分小さいため、確実な保護動作を実現させること
ができる＠第３図には、この発明の他の一実施例の回路
図が示されている。
タンスとは、入力サージ波形のなまり、及び一定のエネ
ルギー消費を行なわせる。またトランジスタＴ、のＢＶ
ｃＩｏは、通常ｌＯボルト程度寸あり、ＭＯＳ Ｆ Ｅ
ＴＱｔ −Ｑ＊等のゲート破壊強度の６０ポル）１１度
より十分小さいため、確実な保護動作を実現させること
ができる＠第３図には、この発明の他の一実施例の回路
図が示されている。
この実施例では、独立したウェル電位（電源ライン）Ｖ
、Ｖ、間に、上記同様なりランプ用トランジスタＴか付
加されている。この実施例では、例えば、同図に示すよ
うに、入力端子ＩＮ、と電源■１間に静電電圧■が印加
されると、上記トランジスタＴのエミッタ、コレクタ及
びダイオードＤ。
、Ｖ、間に、上記同様なりランプ用トランジスタＴか付
加されている。この実施例では、例えば、同図に示すよ
うに、入力端子ＩＮ、と電源■１間に静電電圧■が印加
されると、上記トランジスタＴのエミッタ、コレクタ及
びダイオードＤ。
と抵抗Ｒｚｔ’通して電圧クランプ作用が行なわれる。
この実施例では、独立した電源Ｖ、、Ｖ、間のみにクラ
ンプ用トランジスタＴＶ設ければよいから、第２図の実
施例に比べて素子数が少なくできるＯ なお、４１１に制限されないが、上記のクランプ用トラ
ンジスタＴ（７１）は、ｎｆ今７ネｙＭＯ８ＦＥＴＱ３
等ｖｐウェル内に形成するとき、上記ウェルをベースと
し、このウェル内Ｋｎ領域を形成して、これをエミッタ
、コレクタとす゛る横！ｌ１ｎｐｎ ）ランジスタを利
用するものである。
ンプ用トランジスタＴＶ設ければよいから、第２図の実
施例に比べて素子数が少なくできるＯ なお、４１１に制限されないが、上記のクランプ用トラ
ンジスタＴ（７１）は、ｎｆ今７ネｙＭＯ８ＦＥＴＱ３
等ｖｐウェル内に形成するとき、上記ウェルをベースと
し、このウェル内Ｋｎ領域を形成して、これをエミッタ
、コレクタとす゛る横！ｌ１ｎｐｎ ）ランジスタを利
用するものである。
また、独立電源が３つ以上の場合には、マルチエミッタ
又は１ルチコレクタ構造のトランジスタを利用すること
かできる。さらに、上記クランプ用のトランジスタＴ（
ＴＩ）は％Ｐｆｌｐ）ランジスタとしてもよい。例えば
、上記のように基板がｎ！＆Ｉ！である場合には、この
基板（８ＵＢ）Ｖペースとし、ここにｐ”ｊｌｌｉ斌を
形成して、これなエミッタ。
又は１ルチコレクタ構造のトランジスタを利用すること
かできる。さらに、上記クランプ用のトランジスタＴ（
ＴＩ）は％Ｐｆｌｐ）ランジスタとしてもよい。例えば
、上記のように基板がｎ！＆Ｉ！である場合には、この
基板（８ＵＢ）Ｖペースとし、ここにｐ”ｊｌｌｉ斌を
形成して、これなエミッタ。
コレクタとする横！＆１ｌｐｎｐ）ランジスタをクラン
プ用トランジスタとして利用できる。
プ用トランジスタとして利用できる。
さらに、ｐ履基板を用いる場合には、基板Ｋｎｐｎトラ
ンジスタが形成でき、ウェル内にはｐｎｐ）ランジスタ
が形成できるものである。
ンジスタが形成でき、ウェル内にはｐｎｐ）ランジスタ
が形成できるものである。
また、第４図の実施例に示すように、コンデンサＣ１５
ＣＩＫより分圧されたサージ電圧をトランジスタＴのベ
ースに印加するもの↑あってもよいＯこの分圧電圧によ
ってトランジスタＴのベース電位が決定され、変位電流
がベース電流を供給することになるから、電圧クランプ
されるまｆ／（イボーラトランジスタＴがオンして静電
エネルギーを消費することができる。
ＣＩＫより分圧されたサージ電圧をトランジスタＴのベ
ースに印加するもの↑あってもよいＯこの分圧電圧によ
ってトランジスタＴのベース電位が決定され、変位電流
がベース電流を供給することになるから、電圧クランプ
されるまｆ／（イボーラトランジスタＴがオンして静電
エネルギーを消費することができる。
第１図は、従来技術の一例を示す回路図、第２図ないし
第４図は、それぞれこの発明の一実施例を示す（９）路
間である。 第 １ 図 凶 第 ３ 図 δす８ 第 ２ 図 ｊ ？ｌｌ’；４図 σｖ８
第４図は、それぞれこの発明の一実施例を示す（９）路
間である。 第 １ 図 凶 第 ３ 図 δす８ 第 ２ 図 ｊ ？ｌｌ’；４図 σｖ８
Claims (1)
- 入力段にＣＭＯ８構遺ｖＴ１する半導体集積回路装置に
おいて、入力端子と基準ノ（イアスミ橡との間にエミッ
タ、：２レクタがそれぞれ接続された）（イボーットラ
ンジスタな設けたことを４Ｉ像とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203752A JPS58106856A (ja) | 1981-12-18 | 1981-12-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203752A JPS58106856A (ja) | 1981-12-18 | 1981-12-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106856A true JPS58106856A (ja) | 1983-06-25 |
Family
ID=16479248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203752A Pending JPS58106856A (ja) | 1981-12-18 | 1981-12-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038140A (ja) * | 1983-08-12 | 1985-02-27 | 本州製紙株式会社 | 容器胴部用ブランクシ−トの製造方法 |
-
1981
- 1981-12-18 JP JP56203752A patent/JPS58106856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038140A (ja) * | 1983-08-12 | 1985-02-27 | 本州製紙株式会社 | 容器胴部用ブランクシ−トの製造方法 |
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