JPS59211367A - Ｎｏ．５信号処理方式 - Google Patents
Ｎｏ．５信号処理方式Info
- Publication number
- JPS59211367A JPS59211367A JP8498683A JP8498683A JPS59211367A JP S59211367 A JPS59211367 A JP S59211367A JP 8498683 A JP8498683 A JP 8498683A JP 8498683 A JP8498683 A JP 8498683A JP S59211367 A JPS59211367 A JP S59211367A
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- JP
- Japan
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- line
- signal
- microprocessor
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 13
- 230000004913 activation Effects 0.000 claims description 6
- 239000000284 extract Substances 0.000 claims description 2
- 230000008054 signal transmission Effects 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/0016—Arrangements providing connection between exchanges
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｎｏ、５信号方式のライン信号を処理するＮ
ｏ、 ５信号処理方式に関し、特にデジタルノ・イタエ
イ上の名チャネルのライン信号の受信および送信を中央
処理装置で処理する場合に、中央処理装置の負荷を軽減
するようにした信号処理方式に関する。
ｏ、 ５信号処理方式に関し、特にデジタルノ・イタエ
イ上の名チャネルのライン信号の受信および送信を中央
処理装置で処理する場合に、中央処理装置の負荷を軽減
するようにした信号処理方式に関する。
従来、国際交換機におけるＮｏ、５信号の処理は、中央
処理装置、が地気信号のオンオフをスキャンするＳＤ／
ＳＣＮの形で直接回線ごとに設けられた信号器にアクセ
スして送受信処理を行なっている。
処理装置、が地気信号のオンオフをスキャンするＳＤ／
ＳＣＮの形で直接回線ごとに設けられた信号器にアクセ
スして送受信処理を行なっている。
信号処理用プロセッサを介在させて中央処理装置の負荷
分担をさせる方式もあるが、この場合においても、上記
プロセッサは、２種のライン信号ＦｉｔＦ２の有無にそ
れぞれ対応した２値信号の組合わせによるライン信号情
報（物理信号）で中央処理装置とインタフェースしてい
る。従って、ライン信号Ｆ”ｕ Ｆ２の有無に対応する
物理信号が中央処理装置に入力され、入出力信号の解析
および判断は、すべて中央処理装置側で行なう必要があ
る。従って、中央処理装置の負荷が非常に大きくなると
いう欠点がある。
分担をさせる方式もあるが、この場合においても、上記
プロセッサは、２種のライン信号ＦｉｔＦ２の有無にそ
れぞれ対応した２値信号の組合わせによるライン信号情
報（物理信号）で中央処理装置とインタフェースしてい
る。従って、ライン信号Ｆ”ｕ Ｆ２の有無に対応する
物理信号が中央処理装置に入力され、入出力信号の解析
および判断は、すべて中央処理装置側で行なう必要があ
る。従って、中央処理装置の負荷が非常に大きくなると
いう欠点がある。
本発明の目的は、上述の従来の欠点を解決し、ライン信
号送受信部に設けた信号処理用プロセッサがライン信号
情報を中央処理装置の処理に適合した論理信号情報に変
換して、中央処理装置とは上記論理信号でインタフェー
スすることにより中央処理装置の負荷を軽減することの
できるＮｏ・５信号処理方式を提供することにある。
号送受信部に設けた信号処理用プロセッサがライン信号
情報を中央処理装置の処理に適合した論理信号情報に変
換して、中央処理装置とは上記論理信号でインタフェー
スすることにより中央処理装置の負荷を軽減することの
できるＮｏ・５信号処理方式を提供することにある。
本発明の信号処理方式は、受信側デジタルレノ・イウエ
イ回線の各チャネルのライン信号を分配出力する第１の
ドロッパと、該第１のドロツノ（の出力信号を復調して
２種類のライン信号を検出し各ライン信号の有無に対応
しだ２値信号を回線対応に格納するライン信号受信器と
、該ライン信号受信器をスキャンしてライン信号の変化
点を検出し後記マイクロプロセッサへライン信号情報を
供給する第１のインク７工−ス回路と、該インタフェー
ス回路の出力するライン信号情報の解釈を行ない起動、
応答等を示す論理信号に変換し回線番号と組にして中火
処理装置側へ送出し中央処理装置から与えられる各回線
対応の起動、応答等を示す論理信号に基づいて各回線の
ライン信号の送出、停止等の制御を行なうマイクロプロ
セッサと、該マイクロプロセッサの制御によシライン信
号をデジタル符号として出力するライン信号送信器と、
該ライン信号送信器と前記マイクロプロセッサとのイン
タフェースを行なう第２のインタフェース回路と、前記
ライン信号送信器の出力するライン信号を送信側デジタ
ルハイウェイ回線上の対応するチャネルに送出する第１
のインサータと、前記マイクロプロセッサの出力する回
線番号および論理信号をハイウェイの制御情報用タイム
スロットに挿入して中央処理装置側へ送出する第２のイ
ンサータと、中央処理装置からハイウェイの制御情報用
タイムスロットで供給される回線対応の起動応答等を示
す論理信号を抽出して前記マイクロプロセッサへ人力さ
せる第２のドロッパとを備えたことを特徴とする。
イ回線の各チャネルのライン信号を分配出力する第１の
ドロッパと、該第１のドロツノ（の出力信号を復調して
２種類のライン信号を検出し各ライン信号の有無に対応
しだ２値信号を回線対応に格納するライン信号受信器と
、該ライン信号受信器をスキャンしてライン信号の変化
点を検出し後記マイクロプロセッサへライン信号情報を
供給する第１のインク７工−ス回路と、該インタフェー
ス回路の出力するライン信号情報の解釈を行ない起動、
応答等を示す論理信号に変換し回線番号と組にして中火
処理装置側へ送出し中央処理装置から与えられる各回線
対応の起動、応答等を示す論理信号に基づいて各回線の
ライン信号の送出、停止等の制御を行なうマイクロプロ
セッサと、該マイクロプロセッサの制御によシライン信
号をデジタル符号として出力するライン信号送信器と、
該ライン信号送信器と前記マイクロプロセッサとのイン
タフェースを行なう第２のインタフェース回路と、前記
ライン信号送信器の出力するライン信号を送信側デジタ
ルハイウェイ回線上の対応するチャネルに送出する第１
のインサータと、前記マイクロプロセッサの出力する回
線番号および論理信号をハイウェイの制御情報用タイム
スロットに挿入して中央処理装置側へ送出する第２のイ
ンサータと、中央処理装置からハイウェイの制御情報用
タイムスロットで供給される回線対応の起動応答等を示
す論理信号を抽出して前記マイクロプロセッサへ人力さ
せる第２のドロッパとを備えたことを特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
図は、本発明の一実施例を示すブロック図でおる。受信
側のデジタルハイウェイ回線１００上には、複数回線の
音声イば号、 Ｎｏ、 ５信号等がそれぞれＰＣＭ符号
化されたデジタル信号が、チャネル対応托配列されたタ
イムスロットに乗せられている。
側のデジタルハイウェイ回線１００上には、複数回線の
音声イば号、 Ｎｏ、 ５信号等がそれぞれＰＣＭ符号
化されたデジタル信号が、チャネル対応托配列されたタ
イムスロットに乗せられている。
第１のドロツバ２００は、上記各タイムスロットの信号
をライン信号受信器２０１に分配出力する。ライン信号
受信器２０１は、各チャネルのライン４Ｎ号の有無をチ
ェックし、回線対応に２種類のライン信号Ｆ、、 Ｆ、
の有無を２値信号の組合わせとして記憶している。以下
これをライン信号情報という。
をライン信号受信器２０１に分配出力する。ライン信号
受信器２０１は、各チャネルのライン４Ｎ号の有無をチ
ェックし、回線対応に２種類のライン信号Ｆ、、 Ｆ、
の有無を２値信号の組合わせとして記憶している。以下
これをライン信号情報という。
第１のインタフェース回路２０２は、ライン信号受信器
２０１を定期的にアクセス（スキャン）してライン信号
情報の変化点を検出し、変化のあった場合、回線番号と
２イン信号情報とを毎イクログロ七ツサ４００に送出す
る。マイクロプロセッサ４００は、上記ライン信号情報
と、ラングツ、アクセスメモリ（ＲＡＭ）４０２に格納
されている各回線の情報とから状態分析を行ない、受信
信号の意味を解釈して例えば起動信号であるか応答信号
であるかまたは切断信号である等の判断ならびに合理性
のチェックを行ない、上記ライン信号情報を起動。
２０１を定期的にアクセス（スキャン）してライン信号
情報の変化点を検出し、変化のあった場合、回線番号と
２イン信号情報とを毎イクログロ七ツサ４００に送出す
る。マイクロプロセッサ４００は、上記ライン信号情報
と、ラングツ、アクセスメモリ（ＲＡＭ）４０２に格納
されている各回線の情報とから状態分析を行ない、受信
信号の意味を解釈して例えば起動信号であるか応答信号
であるかまたは切断信号である等の判断ならびに合理性
のチェックを行ない、上記ライン信号情報を起動。
応答等を示す論理信号に変換して、該論理信号を回線番
号と組にして送出する。上記論理信号等はインサータキ
ュー２０４を介してインサータ２０３に送られ、ハイウ
ェイ１０１の制御情報用タイムスロットに乗せて図示さ
れない中央処理装置へ送出される。
号と組にして送出する。上記論理信号等はインサータキ
ュー２０４を介してインサータ２０３に送られ、ハイウ
ェイ１０１の制御情報用タイムスロットに乗せて図示さ
れない中央処理装置へ送出される。
各回線へのライン信号の送出は、中央処理装置から回線
番号と起動応答等を示す論理信号が、ハイウェイ１０３
の制御情報用タイムスロットに送出され、第２のドロッ
パ３０３およヒドロツバキュー３０４を介してマイクロ
プロセッサ４００に力えられ、マイクロプロセッサ４０
０は、上記論理信号等に基づいてライン信号送信器３０
１を制御し、指定された回線にライン信号を送出させる
ことにより行なわれる。すなわら、中央処理装置からの
制御情報は、ハイウェイ１０３を介−して論理信号の形
で送られ、第２のドロッパ３０３は、ハイウェイ１０３
の制御情報用タイムスロットから上記制御情報を抽出し
て編集し、回線対応にドロッパキュー３０４に格納する
。ドロッパキュー３０４１ｄ、マイクロプロセッサ４０
０からの読出し要求に対して上記情報を送出する。マイ
クロプロセッサ４００は該情報をランダムアクセスメモ
！７４０２に格納された回線の状態を参照して合理性を
チェックし、ライン信号の送出、切断等の制御信号に変
換して第２のインタフェース回路３０２に送出する。第
２のインタフェース回路３０２ば、所定のタイミング処
理を行なった後ライン信号の送信または停止オーダをラ
イン信号送信器３０１に送出し、ライン信号送信器３０
１は、ライン信号をＰＣＭデジタル信号として第１のイ
ンサータ３００を介して送信側ノ・イウエイ１０２の対
応するタイムスロットに送出し、または送出中のライン
信号を停止する。
番号と起動応答等を示す論理信号が、ハイウェイ１０３
の制御情報用タイムスロットに送出され、第２のドロッ
パ３０３およヒドロツバキュー３０４を介してマイクロ
プロセッサ４００に力えられ、マイクロプロセッサ４０
０は、上記論理信号等に基づいてライン信号送信器３０
１を制御し、指定された回線にライン信号を送出させる
ことにより行なわれる。すなわら、中央処理装置からの
制御情報は、ハイウェイ１０３を介−して論理信号の形
で送られ、第２のドロッパ３０３は、ハイウェイ１０３
の制御情報用タイムスロットから上記制御情報を抽出し
て編集し、回線対応にドロッパキュー３０４に格納する
。ドロッパキュー３０４１ｄ、マイクロプロセッサ４０
０からの読出し要求に対して上記情報を送出する。マイ
クロプロセッサ４００は該情報をランダムアクセスメモ
！７４０２に格納された回線の状態を参照して合理性を
チェックし、ライン信号の送出、切断等の制御信号に変
換して第２のインタフェース回路３０２に送出する。第
２のインタフェース回路３０２ば、所定のタイミング処
理を行なった後ライン信号の送信または停止オーダをラ
イン信号送信器３０１に送出し、ライン信号送信器３０
１は、ライン信号をＰＣＭデジタル信号として第１のイ
ンサータ３００を介して送信側ノ・イウエイ１０２の対
応するタイムスロットに送出し、または送出中のライン
信号を停止する。
上述の７１クロプロセツサ４００の動作に必要とされる
プログラムは、読出し専用メモリ４０１に格納されてい
る。まだ、ランダムアクセスメモリ４０２ハマイクロプ
ロセツサ４００の作業用エリアとして使用され、回線対
応のライン信号の送受シーケンスおよび現在の状態等が
格納され、回線の状態分析や入力ライン信号の意味の解
釈および合理性のチェック等に使用される。
プログラムは、読出し専用メモリ４０１に格納されてい
る。まだ、ランダムアクセスメモリ４０２ハマイクロプ
ロセツサ４００の作業用エリアとして使用され、回線対
応のライン信号の送受シーケンスおよび現在の状態等が
格納され、回線の状態分析や入力ライン信号の意味の解
釈および合理性のチェック等に使用される。
以上のように、本発明においては、ハードウェアによっ
て送受、ｆｆｆされる受信ライン信号の変化点の検出お
よび送信ライン信号の送出、停止等を行ない、入力ライ
ン信号の解釈および合理性のチェックならびにライン信
号の送出、停止等を制御するだめのマイクロプロセッサ
を備えて、該マイクロプロセッサによって、入力ライン
信号を起動応答等を示す論理信号に変侠して中央処理装
置へ通知し、中央処理装置から与えられる論理的制御信
号に応じてライン信号の送出、停止等を制御するように
構成したから、中央処理装置の負荷を大幅に軽減できる
という効果がある。
て送受、ｆｆｆされる受信ライン信号の変化点の検出お
よび送信ライン信号の送出、停止等を行ない、入力ライ
ン信号の解釈および合理性のチェックならびにライン信
号の送出、停止等を制御するだめのマイクロプロセッサ
を備えて、該マイクロプロセッサによって、入力ライン
信号を起動応答等を示す論理信号に変侠して中央処理装
置へ通知し、中央処理装置から与えられる論理的制御信
号に応じてライン信号の送出、停止等を制御するように
構成したから、中央処理装置の負荷を大幅に軽減できる
という効果がある。
図は本発明の一笑施例を示すブロック図でめる。
図において、１００・・・受信側デジタル／’ｔイウエ
イ回Ｍ、１０２・・・送信側デジタルハイウェイ回線、
１０１、 １０３・・・ハイウェイ、２００・・・第１
のドロッパ、２０１・・・う・イン信号受信器、２０２
・・・第１のインクフェース回路、２０３・・・第２の
インサータ、２０４・・・インサータギュー、３００・
・・第１のインサータ、３０１・・・ライン信号送信器
、３０２・・・第２の・ｒンタフエース回路、３０３・
・・第２のドロッパ、３０４・・・ドロッパキュー、４
００・・・マイクロプロセッサ、４０１・・・読出し専
用メモリ、４０２・・・ランダムアクセスメモリ。 代理人 弁理士 住田俊宗
イ回Ｍ、１０２・・・送信側デジタルハイウェイ回線、
１０１、 １０３・・・ハイウェイ、２００・・・第１
のドロッパ、２０１・・・う・イン信号受信器、２０２
・・・第１のインクフェース回路、２０３・・・第２の
インサータ、２０４・・・インサータギュー、３００・
・・第１のインサータ、３０１・・・ライン信号送信器
、３０２・・・第２の・ｒンタフエース回路、３０３・
・・第２のドロッパ、３０４・・・ドロッパキュー、４
００・・・マイクロプロセッサ、４０１・・・読出し専
用メモリ、４０２・・・ランダムアクセスメモリ。 代理人 弁理士 住田俊宗
Claims (1)
- 受信側デジタルハイウェイ回線の各チャネルのライン信
月を分配出力する第１のドロッパと、該第１のドロッパ
の出力信号を復調して２種類のライン信号を検出し各ラ
イン信号の有無に対応しだ２値信号を回線対応に格納す
るライン信号受信器と、該ライン信号受信器をスキャン
してライン信号の変化点を検出し後記マイクロプロセッ
サへ２４７４３号情報を供給する第１のインタフェース
回路と、該インタフェース回路の出力するライン信号情
報の解釈を行ない起動、応答等を示す論理信号に変換し
回線番号と組にして中央処理装置側へ送出し中央処理装
置から与えられる各回線対応の起動、応答等を示す論理
信号に基づいて各回線のライン信号の送出、停止等の制
御を行なうマイクロプロセッサと、該マイクロプロセッ
サの制御によりライン信号をデジタル符号として出力す
る２イン信号送信器と、該ライン信号送信器と前記マイ
クロプロセッサとのイノタフエースを行なう第２のイン
タフェース回路と、前記ライン信号送信器の出力するう
・イン信号を送信側デジタルノ・イウエイ回線上の対応
するチャネルに送出する第１のインサータと、ｌ１ｉｒ
記マイクロプロセッサの出力する回線番号−および論
理信号をノ・イウエイの制御情報用タイツ、スロットに
挿入して中央処理装置側へ送出する第２のインサータと
、中央処理装置からハイウェイの制御情報用タイムスロ
ットで供給される回線対応の起動応答等を示す論理信号
を抽出して前記マイクロプロセッサへ入力させる第２の
ドロッパとを備えたことを特徴とするＮ００５信号処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8498683A JPS59211367A (ja) | 1983-05-17 | 1983-05-17 | Ｎｏ．５信号処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8498683A JPS59211367A (ja) | 1983-05-17 | 1983-05-17 | Ｎｏ．５信号処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211367A true JPS59211367A (ja) | 1984-11-30 |
Family
ID=13845939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8498683A Pending JPS59211367A (ja) | 1983-05-17 | 1983-05-17 | Ｎｏ．５信号処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211367A (ja) |
-
1983
- 1983-05-17 JP JP8498683A patent/JPS59211367A/ja active Pending
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