JPS5921290A - 直流電動機の速度制御方式 - Google Patents
直流電動機の速度制御方式Info
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- JPS5921290A JPS5921290A JP12758682A JP12758682A JPS5921290A JP S5921290 A JPS5921290 A JP S5921290A JP 12758682 A JP12758682 A JP 12758682A JP 12758682 A JP12758682 A JP 12758682A JP S5921290 A JPS5921290 A JP S5921290A
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- D05—SEWING; EMBROIDERING; TUFTING
- D05B—SEWING
- D05B29/00—Pressers; Presser feet
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/06—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual DC dynamo-electric motor by varying field or armature current
- H02P7/18—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual DC dynamo-electric motor by varying field or armature current by master control with auxiliary power
- H02P7/24—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual DC dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices
- H02P7/28—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual DC dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices
- H02P7/2805—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual DC dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices whereby the speed is regulated by measuring the motor speed and comparing it with a given physical value
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、デジタル−アナログ変換器を介さず、Ｗ接
デジタル信号で直流電動機の速度を制御できる直流電動
機の速度制御方式に関する。
デジタル信号で直流電動機の速度を制御できる直流電動
機の速度制御方式に関する。
従来の直流サーボモータ速度制御方法は、デジタル信号
を一度アナログ信号に変換した後、速度制御方式器（以
下サーボ・アンプと称する）に入力し、速度検出発電機
（以下ＴＧと称する）の速度検出電圧（以下ＥＴＧと称
する）により直流電動機（以下サーボ・モータと称する
）の回転数を電ＥＦ、値すなわちＥＴＧとして検出し速
度指令信号とＴＧとの電圧が等しくなるよう負帰還し、
所定の回転数を得るよう制御する方式が一般的である。
を一度アナログ信号に変換した後、速度制御方式器（以
下サーボ・アンプと称する）に入力し、速度検出発電機
（以下ＴＧと称する）の速度検出電圧（以下ＥＴＧと称
する）により直流電動機（以下サーボ・モータと称する
）の回転数を電ＥＦ、値すなわちＥＴＧとして検出し速
度指令信号とＴＧとの電圧が等しくなるよう負帰還し、
所定の回転数を得るよう制御する方式が一般的である。
このような従・来の直流サーボモータ速度制御方法では
、アナログ制御であるためＤ−Ａ変換器を必要とし不正
確であるという欠点があった。
、アナログ制御であるためＤ−Ａ変換器を必要とし不正
確であるという欠点があった。
この発明け、上記の点に鑑みてなされたもので、速度検
出電圧を２重積分型Ａ／Ｄ変換によりノくルス時間幅と
して計測し、速度検出電圧をパルス時間幅信号に換算す
る過程で直流電動機の速度指令信号とＥＴＧとの差を極
性を含めて１つのパルス時間幅に変換し、そのパルス幅
時間に比例する直流出力電圧を低域ｒ波増幅器（以下ロ
ーパス・アンブと称する）により発生させて、その直流
出電圧伯により直流電動機速度を制御する方式を提供す
るもので、デジタル・アナログ変換器を介さずに直接デ
ジタル信号でサーボ・モータの速度を制御でき、高い精
度の直流電動機速度制御装部を得ることを目的とする。
出電圧を２重積分型Ａ／Ｄ変換によりノくルス時間幅と
して計測し、速度検出電圧をパルス時間幅信号に換算す
る過程で直流電動機の速度指令信号とＥＴＧとの差を極
性を含めて１つのパルス時間幅に変換し、そのパルス幅
時間に比例する直流出力電圧を低域ｒ波増幅器（以下ロ
ーパス・アンブと称する）により発生させて、その直流
出電圧伯により直流電動機速度を制御する方式を提供す
るもので、デジタル・アナログ変換器を介さずに直接デ
ジタル信号でサーボ・モータの速度を制御でき、高い精
度の直流電動機速度制御装部を得ることを目的とする。
まず、この発明の詳細な説明する前に、この発明を適用
するサーボ・アンプについて述べる。
するサーボ・アンプについて述べる。
一般にサーボ・アンプは出力の増減を直流電圧の増減で
行う方法（リニア制御方式と、パルス幅の増減で行うＰ
Ｗ−Ｍ方式）があるが、この発明はいずれの方法にも適
用できるが説明の手段として後者の場合について述べる
。
行う方法（リニア制御方式と、パルス幅の増減で行うＰ
Ｗ−Ｍ方式）があるが、この発明はいずれの方法にも適
用できるが説明の手段として後者の場合について述べる
。
また、づ−ボ・モータの一般的な駆動回路は第１図に示
すようにＴＯＧに連結されたサーボ・モータＭが通常ト
ランジスタブリッヂと呼ばれるトランジスタＱ、 、Ｑ
、 、Ｑ３．Ｑ、からなるブリッジ回路の対向点Ａ、８
間に接続される。同図においてＳＴ、Ｃはそれぞれ交流
電源Ｐによって電力を供給されるサーボ・モータ用電源
を構成する整流器スタックおよびリップル除去用のコン
デンサである。
すようにＴＯＧに連結されたサーボ・モータＭが通常ト
ランジスタブリッヂと呼ばれるトランジスタＱ、 、Ｑ
、 、Ｑ３．Ｑ、からなるブリッジ回路の対向点Ａ、８
間に接続される。同図においてＳＴ、Ｃはそれぞれ交流
電源Ｐによって電力を供給されるサーボ・モータ用電源
を構成する整流器スタックおよびリップル除去用のコン
デンサである。
また、ＳＴ、 、ＳＴ２．ＳＴ３．ＳＴ４およびＣ，、
Ｃ２，Ｃ，、Ｃ４はそれぞれ同一・サフィクス（以下同
様）のトランジスタＱ、 、Ｑ２．Ｑ、 、Ｑ、のベー
スに加えられる制御信号用の電源Ｔに対する整流器スタ
ックおよびリップル防止用のコンデンサである。トラン
ジスタＱ＋ ｙＱｔ ｔＱｓ ？Ｑ４ Ｌｔそれぞれホ
トカブラＰＣ，、ＰＣ２゜ＰＣ，、ＰＣ４を介して、後
述の制御端子ＤＲ，、ＤＲ２゜ＤＲＩＩ、ＤＲ４からの
信号によりＯＮ、ＯＦＦ制御される。
Ｃ２，Ｃ，、Ｃ４はそれぞれ同一・サフィクス（以下同
様）のトランジスタＱ、 、Ｑ２．Ｑ、 、Ｑ、のベー
スに加えられる制御信号用の電源Ｔに対する整流器スタ
ックおよびリップル防止用のコンデンサである。トラン
ジスタＱ＋ ｙＱｔ ｔＱｓ ？Ｑ４ Ｌｔそれぞれホ
トカブラＰＣ，、ＰＣ２゜ＰＣ，、ＰＣ４を介して、後
述の制御端子ＤＲ，、ＤＲ２゜ＤＲＩＩ、ＤＲ４からの
信号によりＯＮ、ＯＦＦ制御される。
トランジスタＱ、 、Ｑ、がＯＮで、トランジスタＱ２
ＰＱ、がＯＦＦでづ一ボ争モータＭが正転ならけ゛、ト
ランジスタＱ、 、Ｑ８がＯＮｌ トランジスタＱ、
、Ｑ、がＯＦＦで逆転となる。
ＰＱ、がＯＦＦでづ一ボ争モータＭが正転ならけ゛、ト
ランジスタＱ、 、Ｑ８がＯＮｌ トランジスタＱ、
、Ｑ、がＯＦＦで逆転となる。
以上におい゛Ｃ１後述の制御端子ＤＲ，からの信号ハホ
トカブラＰＣ，を介してトランジスタＱ、ノベースに入
力され、例えば制御端子ＤＲ，ｔ、シンク（引き込み）
状態にずればホトカブラＰＣ，が導通してトランジスタ
Ｑ、がＯＮする。制御端子ＤＲ，〜ＤＲ。
トカブラＰＣ，を介してトランジスタＱ、ノベースに入
力され、例えば制御端子ＤＲ，ｔ、シンク（引き込み）
状態にずればホトカブラＰＣ，が導通してトランジスタ
Ｑ、がＯＮする。制御端子ＤＲ，〜ＤＲ。
に苅しても同様にトランジスタＱ、〜Ｑ４の動作が対応
する。制御端子ＤＲ，〜ＤＲ，の動作タイミング（４１
、第２図の同符号のパルス波形によって示されている。
する。制御端子ＤＲ，〜ＤＲ，の動作タイミング（４１
、第２図の同符号のパルス波形によって示されている。
制御端子ＤＲ，〜ＤＲ４は、第４図のようにイクスクル
ージブゲートＸＲ、ナンドゲー） ＮＡＮＤ、インバー
タＩＮＶからなるサーボ・モータ制御出力回路ＤＢ、、
ＤＢ、に」：って、第３図に示すようにローハス・７
ン７’ ＡｒｖＰ、 （Ｄ 出力ＳＧ６に−増幅’Ｍｒ
ＡｆｖＰ３比較器Ｃａψ４からなる波形発生回路の３
角波出力ＳＧ、を加えたレベルと、比較器α■２の比較
レベルＢ、の比較結果および比較器（ＸＩＶＩ、の比較
レベルＢ２の比較結果を出力する。そのタイミングは第
２図に示す同符号の波形図によって示される。
ージブゲートＸＲ、ナンドゲー） ＮＡＮＤ、インバー
タＩＮＶからなるサーボ・モータ制御出力回路ＤＢ、、
ＤＢ、に」：って、第３図に示すようにローハス・７
ン７’ ＡｒｖＰ、 （Ｄ 出力ＳＧ６に−増幅’Ｍｒ
ＡｆｖＰ３比較器Ｃａψ４からなる波形発生回路の３
角波出力ＳＧ、を加えたレベルと、比較器α■２の比較
レベルＢ、の比較結果および比較器（ＸＩＶＩ、の比較
レベルＢ２の比較結果を出力する。そのタイミングは第
２図に示す同符号の波形図によって示される。
すなわち、号−ボφモータＭに加えられるパルス幅はロ
ーパス・アンプＡＩＶＰ 、の出力ＳＧ６が＋レベルで
増加側であれば、極性子でパルス幅が増加し、減少側で
あればパルス幅が減少する。−レベルの場合も同様であ
る。以上がＦＶＩＪＶＩ（パルス幅変調）方式の一般的
なサーボ・モータ制御方法である。
ーパス・アンプＡＩＶＰ 、の出力ＳＧ６が＋レベルで
増加側であれば、極性子でパルス幅が増加し、減少側で
あればパルス幅が減少する。−レベルの場合も同様であ
る。以上がＦＶＩＪＶＩ（パルス幅変調）方式の一般的
なサーボ・モータ制御方法である。
次にこの発明の実施例について第２図〜第８図により説
明する。
明する。
第３図は一実施例の要部回路図で波形発生回路１、デジ
タル部（制御部）２、アナログ部３パルス幅変調部４に
よって速度制御部５が構成されている。上記においてア
ナログ部３とデジタル部２によって２重積分型Ａ ／
Ｄ変換器Ｕを形成している。アナログ部３は電界効果（
以下ＦＥＴ云う）スイッチＳＷ、〜５ＶＶ６．レベル変
換用のインターフェースＬＢＧ、 、ＬＢＣ，、ＬＢＤ
いおよび積分器としての増幅器＃１／Ｐ、、比較器ＣＯ
Ｍ、を主体として構成されている。
タル部（制御部）２、アナログ部３パルス幅変調部４に
よって速度制御部５が構成されている。上記においてア
ナログ部３とデジタル部２によって２重積分型Ａ ／
Ｄ変換器Ｕを形成している。アナログ部３は電界効果（
以下ＦＥＴ云う）スイッチＳＷ、〜５ＶＶ６．レベル変
換用のインターフェースＬＢＧ、 、ＬＢＣ，、ＬＢＤ
いおよび積分器としての増幅器＃１／Ｐ、、比較器ＣＯ
Ｍ、を主体として構成されている。
上記インターフェースＬＢＣＬＢＣはいずれもｌｔ
ｐ デジタル部２のロジックレベルでの高レベルＨ（以下単
にＨという）低レベルＬ（以下単にＬという）をＦＥＴ
スイッチ媒、〜５ｌｌＩＶ６の駆動に必要な電工・＋Ｖ
、−Ｖ（アナ四グ電源電圧値と同じ）を与えるためのも
のであり、インターフェースＬＢＣ。
ｐ デジタル部２のロジックレベルでの高レベルＨ（以下単
にＨという）低レベルＬ（以下単にＬという）をＦＥＴ
スイッチ媒、〜５ｌｌＩＶ６の駆動に必要な電工・＋Ｖ
、−Ｖ（アナ四グ電源電圧値と同じ）を与えるためのも
のであり、インターフェースＬＢＣ。
は反対にアナログ部３におけるＴｌ１Ｅ＋Ｖ、−Ｖの状
態をデジタル部２でのロジックレベルＬ、Ｈに変換する
ためのものである。
態をデジタル部２でのロジックレベルＬ、Ｈに変換する
ためのものである。
このインターフェースＬＢＣ，、ＬＢＧ、は第５図仔）
に示すようにトランジスタＱ、抵抗Ｒからなる回路で入
力側のデジタル出力Ｈ９〜Ｈ６をＦＢＴ ＳＷ、〜ｂｗ
、のゲートＧヘアナログ８１！３の電圧＋Ｖ、−Ｖに変
換する回路である。
に示すようにトランジスタＱ、抵抗Ｒからなる回路で入
力側のデジタル出力Ｈ９〜Ｈ６をＦＢＴ ＳＷ、〜ｂｗ
、のゲートＧヘアナログ８１！３の電圧＋Ｖ、−Ｖに変
換する回路である。
インターフェースＬＢＣ，は第５図（ロ）に示すように
抵抗Ｒおよび定電田ダイオードＺＤからなるＴ型接続の
回路で入力側に波形発生回路１の矩形波出力％、のアナ
ログ電源電圧＋Ｖ、−ＶをデジタルなＨ，Ｌの価に変換
して制御部２に入力Ｓ、に入力として与えるものである
。
抵抗Ｒおよび定電田ダイオードＺＤからなるＴ型接続の
回路で入力側に波形発生回路１の矩形波出力％、のアナ
ログ電源電圧＋Ｖ、−ＶをデジタルなＨ，Ｌの価に変換
して制御部２に入力Ｓ、に入力として与えるものである
。
第３図におけるアナログ部３のうち、ＦＥＴスイッチＳ
Ｗ、〜Ｓ’、ＩＶ、 、コンデンサＣ１，演算増幅器Ｎ
千。
Ｗ、〜Ｓ’、ＩＶ、 、コンデンサＣ１，演算増幅器Ｎ
千。
、電圧比較器ＣＯＭ、はＴＧの発生器［′Ｆ：、ＥＴＯ
をパルス時間幅に変換する２重積分計測回路のアナログ
部３を形成し、Ｆ’ＥＴスイッチＳｔ＃、、Ｓ＃。はヨ
ード化された速度指令信号と上記発生器Ｅ ＥＴＧとの
差を極性を含めてパルス時間幅としてローパス・アンプ
＃ＶＰ 、に与えるスイッチ回路を形成しており、ここ
でＦＥＴスイッチＳＷ、とＰＥＴスイッチ媒、とは豆に
互に逆極性で同時にＯＮ ｌ、ないようになっている。
をパルス時間幅に変換する２重積分計測回路のアナログ
部３を形成し、Ｆ’ＥＴスイッチＳｔ＃、、Ｓ＃。はヨ
ード化された速度指令信号と上記発生器Ｅ ＥＴＧとの
差を極性を含めてパルス時間幅としてローパス・アンプ
＃ＶＰ 、に与えるスイッチ回路を形成しており、ここ
でＦＥＴスイッチＳＷ、とＰＥＴスイッチ媒、とは豆に
互に逆極性で同時にＯＮ ｌ、ないようになっている。
次にデジタル部２はこの装置における動作ンーケンスを
行うための論理回路で、仙７の回路構成でもよい。身）
、６図はデジタル部２の１例を示すもので、カウンタＣ
ＵＮＴ、 、ＣＵＮＴ、 、ＣＪＪＮＴ、、フリッププ
ロップ（以下単にＦ−Ｆという） ＦＦ、 、ＦＦ、
、ＦＦ、 。
行うための論理回路で、仙７の回路構成でもよい。身）
、６図はデジタル部２の１例を示すもので、カウンタＣ
ＵＮＴ、 、ＣＵＮＴ、 、ＣＪＪＮＴ、、フリッププ
ロップ（以下単にＦ−Ｆという） ＦＦ、 、ＦＦ、
、ＦＦ、 。
ＦＦ６．ＦＦ、 、ＦＦＢ、ＦＦ、、クロックパルス発
生器ＯＳＣ。
生器ＯＳＣ。
これらの間を接続する適数のアンド回路ＡＮＤ、オア回
路替、ナンド回路Ｍ「幻、ノア回路Ｍ月、エクスクル−
シブノアゲート回路ＸＲ，インバータＩＮＶからなる。
路替、ナンド回路Ｍ「幻、ノア回路Ｍ月、エクスクル−
シブノアゲート回路ＸＲ，インバータＩＮＶからなる。
以下その動作を説明する。
まず上記２重積分泪測回路において、速度指令による入
力信号の変換されたその沖忰を含むパ刀・スルｉＪＴ、
および丁Ｇによる速度検出７１）ＦＦ、ＥＴＧの変僕さ
れたその析性を含むパルス幅Ｔ、と出力パルス幅（ＦＥ
Ｔスイッチｓｗ、もしくは同８Ｗ、の０８時間）■、の
関係＋ｊ表１のようになる。
力信号の変換されたその沖忰を含むパ刀・スルｉＪＴ、
および丁Ｇによる速度検出７１）ＦＦ、ＥＴＧの変僕さ
れたその析性を含むパルス幅Ｔ、と出力パルス幅（ＦＥ
Ｔスイッチｓｗ、もしくは同８Ｗ、の０８時間）■、の
関係＋ｊ表１のようになる。
上記出力パルス幅Ｔ３は演算で求めてもよいが、この実
施例では第６は１に示すようなハード・ワイヤードロジ
ックで実現してし、る。
施例では第６は１に示すようなハード・ワイヤードロジ
ックで実現してし、る。
上記表−１に示した各パルス幅Ｔ、 、Ｔ、 、Ｔ８の
各ケース１〜６のタイミング柑第７図（イ）、（ロ）、
（ハ）のようになる。
各ケース１〜６のタイミング柑第７図（イ）、（ロ）、
（ハ）のようになる。
ずなわち、第７図（イ）は表−１におけるケース■、■
の場合、同（ロ）はケース■、■の場合、同（ハ）はケ
ース■、■の場合についてのタイミングである。
の場合、同（ロ）はケース■、■の場合、同（ハ）はケ
ース■、■の場合についてのタイミングである。
次に、第３図、第６図によりこの実施例の全体の構成お
よび動作を説明する。
よび動作を説明する。
波形発生回路１は演算増幅器＃ＶＰ、からなる積分回路
によってその出力端から三角波の信号ＳＧ。
によってその出力端から三角波の信号ＳＧ。
を出力し、信号ＳＧ、を比較器α■４に入力して矩形波
パルスの信号ＳＧ２を出力する。信号ＳＧ２はインター
フェースＬＢＣ，でロジックレベルニ変換後デジタル部
２内でエクスクル−ジブ／アゲート回ＩＭＸＲ，，抵抗
Ｒ，コンデンサＣによりロード信号りを作る。
パルスの信号ＳＧ２を出力する。信号ＳＧ２はインター
フェースＬＢＣ，でロジックレベルニ変換後デジタル部
２内でエクスクル−ジブ／アゲート回ＩＭＸＲ，，抵抗
Ｒ，コンデンサＣによりロード信号りを作る。
ローＫＦ号ＸＲ８でＦＦｓ、ＦＦ４をセットアツプする
。
。
これにより、 ＦＥＴスイッチ媒、がＯＦＦ 、 ＦＥ
ＴスイッチＳＷ、がＯＮになり、積分器としての演算増
幅器ＡＮＰ 、は速度検出電圧ＥＴＧを積分する。この
速度検出電圧ＥＴＧの入力極性が（＋）なら、（−）方
向に、入力極性が（＝）なら（＋）方向に項線増加する
。
ＴスイッチＳＷ、がＯＮになり、積分器としての演算増
幅器ＡＮＰ 、は速度検出電圧ＥＴＧを積分する。この
速度検出電圧ＥＴＧの入力極性が（＋）なら、（−）方
向に、入力極性が（＝）なら（＋）方向に項線増加する
。
この模様は第８図における積分器出力波形んや。
で示されている。
この積分動作を、カウンターＣＵＮＴ、〜ＣＵＮＴ８ヲ
アップカウント状７ｉｊ−４にし、アンド回路ＡＮ）ア
から送出されるクロックパルスを、２０４８パルス士テ
カウン゛卜するまで紋、行し２０４８までカウントした
らＦＦ、、カウンタｃｔＪＮ−ｒ 、信号り。でリセッ
トする。この間カウンターＣｔＪＮＴ、 〜ＣＵＮＴａ
１０２４カウントの時カウンタ−ＣＵＮＴ 、の信号Ｃ
８で、ＥＴ（１の極性をＦＦ８に記憶しておく。
アップカウント状７ｉｊ−４にし、アンド回路ＡＮ）ア
から送出されるクロックパルスを、２０４８パルス士テ
カウン゛卜するまで紋、行し２０４８までカウントした
らＦＦ、、カウンタｃｔＪＮ−ｒ 、信号り。でリセッ
トする。この間カウンターＣｔＪＮＴ、 〜ＣＵＮＴａ
１０２４カウントの時カウンタ−ＣＵＮＴ 、の信号Ｃ
８で、ＥＴ（１の極性をＦＦ８に記憶しておく。
また信号Ｄ０でＦＦ、をセットし、ＥＴＣＩの語測終了
と同時に、ＥＴＯと逆極性基準電圧を積分する（この選
択はＦ −Ｆ８が行う）。この結果として積分面線はＧ
ＮＤをよぎり、比較器ωＭ、は片較信号Ｐを発生し、ロ
ジック部分で信号ＳＧ３を得る。その結果ＦＦ、が七ッ
卜される。ＦＦ、がセットされＦＦ６がセットされるま
での時間が前記ＥＴＧ変換パルス幅Ｔ、である。極性け
ＦＦ、に記憶されている。ＦＦ８の出力端Ｑ８がＨなら
ば（’−）、Ｌならは（＋）である。この変換精度は部
に基準電圧のみに支配されて極めて高い。
と同時に、ＥＴＯと逆極性基準電圧を積分する（この選
択はＦ −Ｆ８が行う）。この結果として積分面線はＧ
ＮＤをよぎり、比較器ωＭ、は片較信号Ｐを発生し、ロ
ジック部分で信号ＳＧ３を得る。その結果ＦＦ、が七ッ
卜される。ＦＦ、がセットされＦＦ６がセットされるま
での時間が前記ＥＴＧ変換パルス幅Ｔ、である。極性け
ＦＦ、に記憶されている。ＦＦ８の出力端Ｑ８がＨなら
ば（’−）、Ｌならは（＋）である。この変換精度は部
に基準電圧のみに支配されて極めて高い。
コード化された速度指令信号は、上記ＥＴ（１変換中、
カウンターＣＬＩＮＴ８の信号り。が出力されたとき（
すなわちＦＦ、がセットされた時に）カウンタ−ＧＬＩ
ＮＴ、〜ＣＬＩＮＴ ８にパラレル胃−ドされる。仇ま
で、ＵＰカウント動作していたカウンターｃｕＮ’ｒ
。
カウンターＣＬＩＮＴ８の信号り。が出力されたとき（
すなわちＦＦ、がセットされた時に）カウンタ−ＧＬＩ
ＮＴ、〜ＣＬＩＮＴ ８にパラレル胃−ドされる。仇ま
で、ＵＰカウント動作していたカウンターｃｕＮ’ｒ
。
〜αＪＮＴ、は、カウンターＣＵＮＴ ８の信号Ｄ０に
より、リセットされたＦＦ、により、ＤＯＵＮカウント
側に切かえられる。また極性信号として信号ＤＩ＋を指
定ずればその極性はＦＦアに記憶されている。
より、リセットされたＦＦ、により、ＤＯＵＮカウント
側に切かえられる。また極性信号として信号ＤＩ＋を指
定ずればその極性はＦＦアに記憶されている。
第７図の中で出力パルス幅］°３を支配するＦＦ６は第
７図のタイミングでリセットされる。
７図のタイミングでリセットされる。
第７図（イ）すなわち表−１の■、■の場合、第６図に
おりるエクスクル−ジブノアゲートＸＲ，が速度指令信
号とＥＴＧとの同極、異極を判定している。
おりるエクスクル−ジブノアゲートＸＲ，が速度指令信
号とＥＴＧとの同極、異極を判定している。
すなわち、同極ならばＬ異極ならばＨになる。この場合
は（表−１の■、■の場合も同じ）同種：でしてある。
は（表−１の■、■の場合も同じ）同種：でしてある。
この時Ｆ 、 Ｆ６はパルス幅Ｔ、パルスｔｉｌｔ ’
ｒ２の立下りをオアしたものでセットされ、パルス”Ｊ
ｒ６ Ｔｌ ｔ ”２が共にしになった時リセットされ
る。
ｒ２の立下りをオアしたものでセットされ、パルス”Ｊ
ｒ６ Ｔｌ ｔ ”２が共にしになった時リセットされ
る。
カウンターＣＵＮＴ 、ＣＵＮＴ、にプリセットされた
管 数値（すなわち速度指令信号値）がダウンカウントされ
るスタート時期はＦ、Ｆ、がセットされた詩であり、２
重積分に基準電圧が加えられる時期でモある。この結果
としてパルスｆｐ５１ Ｔ はｌ Ｔ、−Ｔ２１を得る
。
管 数値（すなわち速度指令信号値）がダウンカウントされ
るスタート時期はＦ、Ｆ、がセットされた詩であり、２
重積分に基準電圧が加えられる時期でモある。この結果
としてパルスｆｐ５１ Ｔ はｌ Ｔ、−Ｔ２１を得る
。
第７図ｅ→において、すなわち表−１における■、■の
場合カウンターＣＬＩＮＴ 、〜ＣＬＩＮＴ のダウ
ンカウントのスタート時期はＦＦ、のセット時期でなく
、２重積分の終了する時（すなわち、１・ＦＢのセット
時）スタートする。この時Ｆ−Ｆ はＦ・Ｆ、でセッ
トされ、カウンターＣＬＪＮＴ、 〜ＣＵＮＴｓがＯに
なったとき（すなわち、パルスｌｙ、ｔ Ｔ 、の立下
りで）リセットされる。なお以上において第６図の論理
回路は、上記全ての動作をシーケンスしている。この論
理回路は単に表−１の条件で第７図のタイミングを得る
ためのものにすぎず他の回路構成でも実現できる。
場合カウンターＣＬＩＮＴ 、〜ＣＬＩＮＴ のダウ
ンカウントのスタート時期はＦＦ、のセット時期でなく
、２重積分の終了する時（すなわち、１・ＦＢのセット
時）スタートする。この時Ｆ−Ｆ はＦ・Ｆ、でセッ
トされ、カウンターＣＬＪＮＴ、 〜ＣＵＮＴｓがＯに
なったとき（すなわち、パルスｌｙ、ｔ Ｔ 、の立下
りで）リセットされる。なお以上において第６図の論理
回路は、上記全ての動作をシーケンスしている。この論
理回路は単に表−１の条件で第７図のタイミングを得る
ためのものにすぎず他の回路構成でも実現できる。
この発明は斜上の如く、コード化された速度指令信号を
アナログに変換することなく、直接デジタル信号で直流
電動機の速度を制御できるように構成したから、速度の
設定がデジタルのまま扱え、この変換精度は、単に基準
電圧にのみ支配さし極めて高く、従って高い精度の回転
数が得られる。
アナログに変換することなく、直接デジタル信号で直流
電動機の速度を制御できるように構成したから、速度の
設定がデジタルのまま扱え、この変換精度は、単に基準
電圧にのみ支配さし極めて高く、従って高い精度の回転
数が得られる。
第１図は、トランジスタブリッジ形式のサーボ・モータ
駆動回路の１例を示す図、第２図〜第８図はいずれもこ
の発明に係わるもので、第２図は第１図、第３図におけ
る要部波形図、第３図は１実施例の電気回路図、第４図
はサーボモータ制御出力回路の詳細回路図、第５図はレ
ベル変換用のインターフェースの詳細回路図、第６図は
第３図におけるデジタル部の１例の詳細回路図、第７図
は速度指令信号変換パルス信号、速度検出電圧変換ハル
スｆｉｆ、 出−ｊＪパルス信号の間のタイミングを示
す波形図、第８図は２＊積分回路およびデジタル部の要
部の波形のタイミングを示す図である。 ２−・・・・・・・デジタル部 ３・・・・・・・・・アナロダ部 Ｕ・・・・・・・・・２重積分型アナログ・デジタル変
換器 Ｍ・・・・・・・・・直流電動析（ ＮＰ、・・・低域Ｐ波増幅器 ■、・・・・・・・・・速度指令パルス時間幅Ｔ２・・
・・・・・・・速度検出パルス時間幅Ｔ３・・・・・・
・・・出力パルス時間幅ＥＴＧ・・・・・・速度検出雪
圧 〜４１９−
駆動回路の１例を示す図、第２図〜第８図はいずれもこ
の発明に係わるもので、第２図は第１図、第３図におけ
る要部波形図、第３図は１実施例の電気回路図、第４図
はサーボモータ制御出力回路の詳細回路図、第５図はレ
ベル変換用のインターフェースの詳細回路図、第６図は
第３図におけるデジタル部の１例の詳細回路図、第７図
は速度指令信号変換パルス信号、速度検出電圧変換ハル
スｆｉｆ、 出−ｊＪパルス信号の間のタイミングを示
す波形図、第８図は２＊積分回路およびデジタル部の要
部の波形のタイミングを示す図である。 ２−・・・・・・・デジタル部 ３・・・・・・・・・アナロダ部 Ｕ・・・・・・・・・２重積分型アナログ・デジタル変
換器 Ｍ・・・・・・・・・直流電動析（ ＮＰ、・・・低域Ｐ波増幅器 ■、・・・・・・・・・速度指令パルス時間幅Ｔ２・・
・・・・・・・速度検出パルス時間幅Ｔ３・・・・・・
・・・出力パルス時間幅ＥＴＧ・・・・・・速度検出雪
圧 〜４１９−
Claims (1)
- 直流電動機の回転数を電圧値として検出した速度検出電
圧を２重積分型アナログ・デジタル変換器により速度検
出パルス時間幅信号として変換し、コード化された速度
指令信号を速度指令パルス時間幅信号に変換し、前記２
つのパルス時間幅信号の差を、前記速度検出電圧が前記
速度検出パルス時間幅信号に変換される過程で前記２つ
のパルス時間幅信号の極性を含めて１つの出力パルス時
間幅信号として変換し、該出力パルス時間幅信号を低域
ｒ波増＠器により該出力パルス時ＦＭ＋ ＠信号のパル
ス時間幅に比例した直流電圧に変換し、該直流電圧の値
により前記直流電動機の速度を制御することを特徴とす
る直流電動機の速度制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12758682A JPS5921290A (ja) | 1982-07-23 | 1982-07-23 | 直流電動機の速度制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12758682A JPS5921290A (ja) | 1982-07-23 | 1982-07-23 | 直流電動機の速度制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5921290A true JPS5921290A (ja) | 1984-02-03 |
Family
ID=14963726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12758682A Pending JPS5921290A (ja) | 1982-07-23 | 1982-07-23 | 直流電動機の速度制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145776U (ja) * | 1985-03-04 | 1986-09-08 |
-
1982
- 1982-07-23 JP JP12758682A patent/JPS5921290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145776U (ja) * | 1985-03-04 | 1986-09-08 |
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