JPS6181029A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPS6181029A JPS6181029A JP20333184A JP20333184A JPS6181029A JP S6181029 A JPS6181029 A JP S6181029A JP 20333184 A JP20333184 A JP 20333184A JP 20333184 A JP20333184 A JP 20333184A JP S6181029 A JPS6181029 A JP S6181029A
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- JP
- Japan
- Prior art keywords
- integrator
- signal
- pulse width
- output
- comparator
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、帰還形パルス幅変調（以下これをＰＷＭと略
す）を利用したＡ／Ｄ変換器に関する。
す）を利用したＡ／Ｄ変換器に関する。
（従来の技術）
第３図は、状来のＰＷＭを利用したＡ 、／ Ｄ変換器
の一例を示すブロック図である。このＡ／Ｄ変換器は、
入力端子１に印加される入力信号Ｖｉｎを積分する積分
器２と、この積分器２の出力と基準電位（省レベル）と
を比較りるコンパレータ３と、このコンパレータの出力
によって正、負極性の基Ｑ電圧±Ｅｓを積分器２の入力
側に与えるスイッチＳＷと、コンパレータ３から得られ
るパルス幅信号と端子４に印加されているクロック信号
とを入力するゲート回路５と、このゲート回路５がらの
パルスを計数Ｊるカウンタ６と、クロック信号ＣＬＫを
分周し方形波クロック信号±ＰＢを積分器２に与える分
周器７とで構成されている。
の一例を示すブロック図である。このＡ／Ｄ変換器は、
入力端子１に印加される入力信号Ｖｉｎを積分する積分
器２と、この積分器２の出力と基準電位（省レベル）と
を比較りるコンパレータ３と、このコンパレータの出力
によって正、負極性の基Ｑ電圧±Ｅｓを積分器２の入力
側に与えるスイッチＳＷと、コンパレータ３から得られ
るパルス幅信号と端子４に印加されているクロック信号
とを入力するゲート回路５と、このゲート回路５がらの
パルスを計数Ｊるカウンタ６と、クロック信号ＣＬＫを
分周し方形波クロック信号±ＰＢを積分器２に与える分
周器７とで構成されている。
第４図は第３図に示すＡ 、／ Ｄ変換器の動作波形（
４である。入力信号ｖｉｎは、方形波クロック信号±Ｐ
Ｂ及びコンパレータ出力で交互に切換えられる阜準電圧
士ＥＳととらに積分器２に加えられる。
４である。入力信号ｖｉｎは、方形波クロック信号±Ｐ
Ｂ及びコンパレータ出力で交互に切換えられる阜準電圧
士ＥＳととらに積分器２に加えられる。
積分器２はこれらの（ｍ号を積分し、第４図〈ｌ＼）に
示すような出力信号Ｅｏを出力する。コンノペレ〜り３
は、積分器２の出力像＠ＥＯを零レベルと比較し、ＥＯ
＞Ｏのときは＋ＥＳが、Ｅｏ＜○のときは−ＥＳが積分
器２へ負帰還されるようにスイッチＳＷを駆動する。こ
こで、スイッチＳＷが＋ＥＳ側または−ＥＳ側に接して
いる１１３間は、入力信号ｖｉｎの大きさによって変化
し、その１周期にわたる平均値がちょうど入力信号Ｖｉ
ｎと打ち消し合うところで平衡状態となる。
示すような出力信号Ｅｏを出力する。コンノペレ〜り３
は、積分器２の出力像＠ＥＯを零レベルと比較し、ＥＯ
＞Ｏのときは＋ＥＳが、Ｅｏ＜○のときは−ＥＳが積分
器２へ負帰還されるようにスイッチＳＷを駆動する。こ
こで、スイッチＳＷが＋ＥＳ側または−ＥＳ側に接して
いる１１３間は、入力信号ｖｉｎの大きさによって変化
し、その１周期にわたる平均値がちょうど入力信号Ｖｉ
ｎと打ち消し合うところで平衡状態となる。
積分器２に与えられている方形波りＯツク信号±ＰＢは
、積分器２．コンパレータ３．スイッチ’！
Ｓ Ｗを含んで形成されているＰＷＭ回路２０を動□
” 作させ、繰り返し周１１１１Ｔを決めるも
ので、その１周明の平均値は零となっている。
、積分器２．コンパレータ３．スイッチ’！
Ｓ Ｗを含んで形成されているＰＷＭ回路２０を動□
” 作させ、繰り返し周１１１１Ｔを決めるも
ので、その１周明の平均値は零となっている。
いま、スイッチＳＷが＋ＥＳ側に接している開門を下１
、−ＥＳ １１１１１に接している開門をＴ２とすれ
ば、平衡状態では入力抵抗Ｒ１と抵抗ＲｆとがＲｉ ＝
Ｒ１°とすれば、次式が成立する。
、−ＥＳ １１１１１に接している開門をＴ２とすれ
ば、平衡状態では入力抵抗Ｒ１と抵抗ＲｆとがＲｉ ＝
Ｒ１°とすれば、次式が成立する。
Ｖｉｎ・丁−ＥＳ （Ｔ２−丁１）
Ｖｉｎ／ＥＥｓ ＝ （Ｔ２−Ｔｌ ） ／Ｔこの式に
おいて、Ｔ＝Ｔ＋＋７２は方形波クロックの周期であり
、入力信号Ｖｉｎは、基準電圧ＥＳのパルス幅の差（丁
２Ｔ＋＞に比例することとなる。カウンタ６は、ゲート
回路５から出力されるクロックを計数することにより、
パルス幅の差（Ｔ２ Ｔｌ）を１りるもので、これに
よって入力信号■ｉｎをディジタル化する。
おいて、Ｔ＝Ｔ＋＋７２は方形波クロックの周期であり
、入力信号Ｖｉｎは、基準電圧ＥＳのパルス幅の差（丁
２Ｔ＋＞に比例することとなる。カウンタ６は、ゲート
回路５から出力されるクロックを計数することにより、
パルス幅の差（Ｔ２ Ｔｌ）を１りるもので、これに
よって入力信号■ｉｎをディジタル化する。
（発明が解決しようとする問題）
このような動作をなす従来のＡ／Ｄ変換器は、Ａ／Ｄ変
換の確度が、積分定数、方形波クロック電圧や積分器２
を構成している増幅器の増幅度などの影響を受けず、高
い精度で△／Ｄ変換をｔ′：ｒなえるという特長がある
が、Ａ／Ｄ変換時間が方形波クロックの周期で規制され
、Ａ／Ｄ変換時間を短くすると、これに対応して分解能
が低下するという問題点があった。
換の確度が、積分定数、方形波クロック電圧や積分器２
を構成している増幅器の増幅度などの影響を受けず、高
い精度で△／Ｄ変換をｔ′：ｒなえるという特長がある
が、Ａ／Ｄ変換時間が方形波クロックの周期で規制され
、Ａ／Ｄ変換時間を短くすると、これに対応して分解能
が低下するという問題点があった。
本発明は、従来技■・ｉにおけるこのような問題点に鑑
みてなされた６ので、その目的は、簡単な回路を付加り
ることによって、短い時間で、高分解能のＡｌＯ２換が
行なえるＡ１０変換冴を実説することにある。
みてなされた６ので、その目的は、簡単な回路を付加り
ることによって、短い時間で、高分解能のＡｌＯ２換が
行なえるＡ１０変換冴を実説することにある。
（問題点を解決するための手段）
このような問題点を解決する本発明は、入力信号と方形
波クロックと正負極性の桔準信号とを入力する第１の積
分器と、この第１の積分器の出力と零レベルとを比較す
る第１のコンパレータと、この第１のコンパレータの出
力に応じて前記ｉ′ＩＥ負極性の基ｉｌｌ信号を交互に
切換えるスイッチとを含んで構成されるパルス幅変調回
路、このパルス幅変調回路から得られるパルス幅（ｍ号
を利用してディジタル信号を得る回路を匠えた帰ｉ！形
パルス幅変調方式のＡ／Ｄ変換器において、前記入力信
号がスイッチを介して印加されるとともに、前記パルス
幅変調回路からのパルス幅信号に応じて正。
波クロックと正負極性の桔準信号とを入力する第１の積
分器と、この第１の積分器の出力と零レベルとを比較す
る第１のコンパレータと、この第１のコンパレータの出
力に応じて前記ｉ′ＩＥ負極性の基ｉｌｌ信号を交互に
切換えるスイッチとを含んで構成されるパルス幅変調回
路、このパルス幅変調回路から得られるパルス幅（ｍ号
を利用してディジタル信号を得る回路を匠えた帰ｉ！形
パルス幅変調方式のＡ／Ｄ変換器において、前記入力信
号がスイッチを介して印加されるとともに、前記パルス
幅変調回路からのパルス幅信号に応じて正。
負１〜性に切換わる基準信号が印加される第２の積分器
と、この第２の積分器の出がとルベルとを比較する第２
のコンパレータと、この第２のコンパレータの出力に応
じて所定の重み付けをし／、：信号を前記第２の積分器
に負帰還させる手段と、前記所定の重み付けをした（ｍ
号のｔＩｌ電時開時間数する手段とを設けたことを特徴
とするものである。
と、この第２の積分器の出がとルベルとを比較する第２
のコンパレータと、この第２のコンパレータの出力に応
じて所定の重み付けをし／、：信号を前記第２の積分器
に負帰還させる手段と、前記所定の重み付けをした（ｍ
号のｔＩｌ電時開時間数する手段とを設けたことを特徴
とするものである。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明づ”る
。
。
第１図は、本発明の一実施例を承りブロック図である。
この図において、第３図の各部分と対応する部分には同
一符号を付し、その説明を省略する。本発明のＡ／Ｄ変
換器は、第３図のものにおいて、入力信号ｖｉｎをスイ
ッチＳＷ○を介して入力するとともに、帰還形ＰＷ〜１
回路２０のコンパレータ３から４ｑられるパルス幅信号
のパルス幅に対応して切換わる正、負極性の基準信号±
ｌｓを “入力する積分器８と、この積分器８の
出力と零レベルとを比較するコンパレータ９と、このコ
ンパレータ９の出力に応じて所定の重みｐｔけをした信
号（−Ｅｓ／１００）を積分器８の入力側にｎ帰還させ
る帰還手段１０と、所定の重み付けをした信号の放電時
間を計数するための手段（ゲート回路１１と第２のカウ
ンタ１２）とを設置プている。
一符号を付し、その説明を省略する。本発明のＡ／Ｄ変
換器は、第３図のものにおいて、入力信号ｖｉｎをスイ
ッチＳＷ○を介して入力するとともに、帰還形ＰＷ〜１
回路２０のコンパレータ３から４ｑられるパルス幅信号
のパルス幅に対応して切換わる正、負極性の基準信号±
ｌｓを “入力する積分器８と、この積分器８の
出力と零レベルとを比較するコンパレータ９と、このコ
ンパレータ９の出力に応じて所定の重みｐｔけをした信
号（−Ｅｓ／１００）を積分器８の入力側にｎ帰還させ
る帰還手段１０と、所定の重み付けをした信号の放電時
間を計数するための手段（ゲート回路１１と第２のカウ
ンタ１２）とを設置プている。
第２図は第１図装置の各点にお【ノる波形を示した動作
波形図である。コンパレータ３がら１Ｆ４られるパルス
幅信号ＰＮは、それぞれフリップフロップ回路ＦＦＩ、
ＦＦ２に印加され、ここでクロック信号ＣＬ、 Ｋを利
用してこのクロック信号ＣＬＫの周期の！１倍艮に吊子
化する。フリップフロップＦＦ２の出力は、更にフリッ
プフロップＦＦ３を通して、クロック信号ＣＬ Ｋの１
周期分元の状態より゛Ｈ″レベルの状態が良くなるよう
にする。
波形図である。コンパレータ３がら１Ｆ４られるパルス
幅信号ＰＮは、それぞれフリップフロップ回路ＦＦＩ、
ＦＦ２に印加され、ここでクロック信号ＣＬ、 Ｋを利
用してこのクロック信号ＣＬＫの周期の！１倍艮に吊子
化する。フリップフロップＦＦ２の出力は、更にフリッ
プフロップＦＦ３を通して、クロック信号ＣＬ Ｋの１
周期分元の状態より゛Ｈ″レベルの状態が良くなるよう
にする。
これらの吊子化されたパルス幅信号は、ゲート回路Ｇｌ
、Ｇ２．Ｇ３を介してパルス幅信りＰＨ及びＰＬとし、
このパルス幅（を号によって、スイッチＳ Ｗ １を−
ＥＳ（Ｉｔ！Ｉと＋ＥＳ側とに交互に駆動し、パルス幅
信号の１周期の間、正、負極性の基準電流出１ｓを、積
分器８の入力端に与える。同時に、スイッチＳＷＯがゲ
ート回路Ｇ４を経た信号ＰＧにＪ、って駆動され、入力
信ｇ、 Ｖ ｉ ｎに対応しＩζ入力電流１ ｉｎ２を
、パルス幅信号の１周期（Ｔ）の間与える。これによっ
て、積分器８は、パルス幅信号の１周期の間、入力信号
１ｉｎ２と、パルス幅信号のパルス幅の差に対応した信
号との引き算を行なう。そして、パルス幅信号の１周期
が終了した時点で、人力信号［ｉｎ２と吊子化された時
間長流入したり準電流±Ｉｓによる流入電流の差（これ
を以下陽子化ＩＩ ｘという）と、１クロツクパルス長
だけ余分に流入された＋Ｉｓによるチャージの差が余剰
電圧■εとして残る。
、Ｇ２．Ｇ３を介してパルス幅信りＰＨ及びＰＬとし、
このパルス幅（を号によって、スイッチＳ Ｗ １を−
ＥＳ（Ｉｔ！Ｉと＋ＥＳ側とに交互に駆動し、パルス幅
信号の１周期の間、正、負極性の基準電流出１ｓを、積
分器８の入力端に与える。同時に、スイッチＳＷＯがゲ
ート回路Ｇ４を経た信号ＰＧにＪ、って駆動され、入力
信ｇ、 Ｖ ｉ ｎに対応しＩζ入力電流１ ｉｎ２を
、パルス幅信号の１周期（Ｔ）の間与える。これによっ
て、積分器８は、パルス幅信号の１周期の間、入力信号
１ｉｎ２と、パルス幅信号のパルス幅の差に対応した信
号との引き算を行なう。そして、パルス幅信号の１周期
が終了した時点で、人力信号［ｉｎ２と吊子化された時
間長流入したり準電流±Ｉｓによる流入電流の差（これ
を以下陽子化ＩＩ ｘという）と、１クロツクパルス長
だけ余分に流入された＋Ｉｓによるチャージの差が余剰
電圧■εとして残る。
次に、パルス幅信号の２周期の間に、この余剰電圧Ｖε
が零になるように、ゲート回路Ｇ５を介してスイッチＳ
Ｗ２を駆動し、所定の重み付ＩＪをした信号（この例で
は−Ｅ ｓ ／ １００）を抵抗１７ｒを介して、Ｉ
ｆ＝−Ｉｓ ／ １００の基準電流として積分器８の入
力側に負帰還させ放電させる。
が零になるように、ゲート回路Ｇ５を介してスイッチＳ
Ｗ２を駆動し、所定の重み付ＩＪをした信号（この例で
は−Ｅ ｓ ／ １００）を抵抗１７ｒを介して、Ｉ
ｆ＝−Ｉｓ ／ １００の基準電流として積分器８の入
力側に負帰還させ放電させる。
この基準電流＝Ｉｓ／１００による放電時間（余剰電圧
Ｖεが零になるまでの時間）Ｔ２は、コンパレータ９か
らのパルス幅信号を入力づるゲート回路１１及び第２の
カウンタ１２によって計測する。
Ｖεが零になるまでの時間）Ｔ２は、コンパレータ９か
らのパルス幅信号を入力づるゲート回路１１及び第２の
カウンタ１２によって計測する。
このような動作により、第１のカウンタ６によってカウ
ント値として測れない桁の入力雷流吊を、−Ｉｓ／１０
０の基準電流で青き換えることにより、１００倍にして
３１数し−Ｃいる。
ント値として測れない桁の入力雷流吊を、−Ｉｓ／１０
０の基準電流で青き換えることにより、１００倍にして
３１数し−Ｃいる。
いま、組子化誤差電流をΔ（ｉｎ、クロック信号ＣＬＫ
の周期をΔｔとすると、これらは（１）式のような関係
となる。
の周期をΔｔとすると、これらは（１）式のような関係
となる。
−Ｉｓ ・Δｔ〈△Ｊｉｎ−１００−Δｔ＜ｌｓ−Δｔ
く １ ） また、第２のカウンタ１２での：１故１直Ｎ２は、（２
）式で表わされる。
く １ ） また、第２のカウンタ１２での：１故１直Ｎ２は、（２
）式で表わされる。
（ｆｓ／１００−Δｌ１ｎ） ・１００−△ｔ＝Ｎ２．
Δｔ−１ｓ／１００ （２）（１〉式、（２
）式より、計数値Ｎ２は０＜Ｎ２＜ ２００
（３）の範囲をとる。
Δｔ−１ｓ／１００ （２）（１〉式、（２
）式より、計数値Ｎ２は０＜Ｎ２＜ ２００
（３）の範囲をとる。
第２図に示ず動作波形図から明らかなように、スイッチ
ＳＷＯを駆動する信号ＰＧの１周期（３ｔ）において、
積分器８のコンデンソ”に蓄えられる電荷の総和は零に
なる。第２図で示づ一符号をそのまま用いると、（４）
式が１７られる。
ＳＷＯを駆動する信号ＰＧの１周期（３ｔ）において、
積分器８のコンデンソ”に蓄えられる電荷の総和は零に
なる。第２図で示づ一符号をそのまま用いると、（４）
式が１７られる。
１ｓ（−ｒ＋＋Δｔ）−（Ｉｓ （’ｒ−Ｔ＋ ＞＋
［１ｎ−Ｔ） ＝ ｌｓ −Ｔ２ ／ １００
（４）（４）式において、Ｔ＋＝Ｎ＋ ・Δｔ （
Ｎｌは第１ カラン’Ｉ ６ （１） ｊｔ数ｈｆｉ）
、Ｔ＝＝１００・Δｔ。
［１ｎ−Ｔ） ＝ ｌｓ −Ｔ２ ／ １００
（４）（４）式において、Ｔ＋＝Ｎ＋ ・Δｔ （
Ｎｌは第１ カラン’Ｉ ６ （１） ｊｔ数ｈｆｉ）
、Ｔ＝＝１００・Δｔ。
Ｔｚ＝Ｎｚ ・Δｔとすると（５）式が得られる。
ｌｓ（Ｎ、＋１）Δｔ−Ｉｓ （＋００−Ｎ【）Δｔ
＋ １００１ ｉｎ−Δ を −ＩＳ −Ｎ２ ・Δｔ７／１ｏｏ （５
）（５）式を変形すると、（６）式が１！ｔられる。
＋ １００１ ｉｎ−Δ を −ＩＳ −Ｎ２ ・Δｔ７／１ｏｏ （５
）（５）式を変形すると、（６）式が１！ｔられる。
１ ｉｎ＝ （ＴＳ ／ １００００） （１００（
２Ｎ＋ −ｉｏｎ＞＋ （１００−Ｎ２ ） Ｊ
（６）第３図に示す従来例の場合について同様に表わす
と（７）式の通りとなる。
２Ｎ＋ −ｉｏｎ＞＋ （１００−Ｎ２ ） Ｊ
（６）第３図に示す従来例の場合について同様に表わす
と（７）式の通りとなる。
１１ｎ−（ｉｓ ／ １００００） ・１００・（２Ｎ
＋ −１００）（６）式において、Ｎ２の１ｉｌＨＪ：
（３）式より０〜２００１７）Ｉｉｌ’ｉ ヲ（！：
ル／ｊ メ、（＋００− Ｎ Ｚ ） （ＤＩＪＭハ
、ｌ （１００−ＮＺ ） ｌ ＜ １００
（８）となる。
＋ −１００）（６）式において、Ｎ２の１ｉｌＨＪ：
（３）式より０〜２００１７）Ｉｉｌ’ｉ ヲ（！：
ル／ｊ メ、（＋００− Ｎ Ｚ ） （ＤＩＪＭハ
、ｌ （１００−ＮＺ ） ｌ ＜ １００
（８）となる。
（６）式と（７）式の比較から明らかなように、本発明
装置の場合（（６）式）は、（７）式〈従来例〉に比ヘ
テ、２Ｎ、 −１００に：ハ１００ノｆｆｌミが付いて
いるので、［ｉｎ全体で、２桁分解能が向上りることが
理解できる。
装置の場合（（６）式）は、（７）式〈従来例〉に比ヘ
テ、２Ｎ、 −１００に：ハ１００ノｆｆｌミが付いて
いるので、［ｉｎ全体で、２桁分解能が向上りることが
理解できる。
従来装置において、同様の分解能を実現するためには、
クロック信号ＣＬＫの分周率を１００から１００００に
しなｉＪればならず、この場合、変換時間は１００倍に
なる。
クロック信号ＣＬＫの分周率を１００から１００００に
しなｉＪればならず、この場合、変換時間は１００倍に
なる。
本発明の装置においては、△／Ｄ変換に要する時間は、
パルス幅信号の周期Ｔの３倍必要であるから、結局、従
来！置と同じ分解能を実現する場合、Δ／Ｄ変換時間は
３／ １００となり、約１／３３にｙｒｉ縮することが
できる。
パルス幅信号の周期Ｔの３倍必要であるから、結局、従
来！置と同じ分解能を実現する場合、Δ／Ｄ変換時間は
３／ １００となり、約１／３３にｙｒｉ縮することが
できる。
（光明の効果）
以上説明したように、本発明によれば、積分器８、コン
パレータ９．第２のカウンタ１２等で構成される簡単な
回路を付ｈａすることによって、短い時間Ｃ高分解能の
Ａ 、／ Ｄ変換が行なえるＡ／Ｄ変操器が実現できる
。
パレータ９．第２のカウンタ１２等で構成される簡単な
回路を付ｈａすることによって、短い時間Ｃ高分解能の
Ａ 、／ Ｄ変換が行なえるＡ／Ｄ変操器が実現できる
。
第１図は本発明に係る装置の一例をポケブロック図、第
２図はその動作波形図、第３図は従来装置のブロック図
、第４図はその動作波彩図である。 １・・・入力端子 ２．８・・・積分器３．９・・
・コンパレータ ５．１１・・・ゲート回路 ６．１２・・・カウンタ １０・・・帰還手段 ＳＷ、ＳＷＯ，ＳＷｌ 、ＳＷ２．・・・スイッチ特許
出願人 横河北辰電曙株式会社 代 理 人 弁理士 小 沢 信 助吊
２図 絶４図
２図はその動作波形図、第３図は従来装置のブロック図
、第４図はその動作波彩図である。 １・・・入力端子 ２．８・・・積分器３．９・・
・コンパレータ ５．１１・・・ゲート回路 ６．１２・・・カウンタ １０・・・帰還手段 ＳＷ、ＳＷＯ，ＳＷｌ 、ＳＷ２．・・・スイッチ特許
出願人 横河北辰電曙株式会社 代 理 人 弁理士 小 沢 信 助吊
２図 絶４図
Claims (1)
- 入力信号と方形波クロックと正負極性の基準信号とを入
力する第１の積分器と、この第１の積分器の出力と零レ
ベルとを比較する第１のコンパレータと、この第１のコ
ンパレータの出力に応じて前記正負極性の基準信号を交
互に切換えるスイッチとを含んで構成されるパルス幅変
調回路、このパルス幅変調回路から得られるパルス幅信
号を利用してディジタル信号を得る回路を備えた帰還形
パルス幅変調方式のＡ／Ｄ変換器において、前記入力信
号がスイッチを介して印加されるとともに前記パルス幅
変調回路からのパルス幅信号に応じて正、負極性に切換
わる基準信号が印加される第２の積分器と、この第２の
積分器の出力と零レベルとを比較する第２のコンパレー
タと、この第２のコンパレータの出力に応じて所定の重
み付けをした信号を前記第２の積分器に負帰還させる手
段と、前記所定の重み付けをした信号の放電時間を計数
する手段とを設けたことを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333184A JPS6181029A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333184A JPS6181029A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181029A true JPS6181029A (ja) | 1986-04-24 |
Family
ID=16472238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20333184A Pending JPS6181029A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181029A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267276U (ja) * | 1988-11-11 | 1990-05-22 | ||
| JPH03501915A (ja) * | 1988-10-26 | 1991-04-25 | アナロジック コーポレーシヨン | アナログ‐ディジタル変換器 |
-
1984
- 1984-09-28 JP JP20333184A patent/JPS6181029A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03501915A (ja) * | 1988-10-26 | 1991-04-25 | アナロジック コーポレーシヨン | アナログ‐ディジタル変換器 |
| JPH0267276U (ja) * | 1988-11-11 | 1990-05-22 |
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