JPS59220947A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS59220947A
JPS59220947A JP58097335A JP9733583A JPS59220947A JP S59220947 A JPS59220947 A JP S59220947A JP 58097335 A JP58097335 A JP 58097335A JP 9733583 A JP9733583 A JP 9733583A JP S59220947 A JPS59220947 A JP S59220947A
Authority
JP
Japan
Prior art keywords
wafer
chips
rectangular
chip
rectangular shape
Prior art date
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Pending
Application number
JP58097335A
Other languages
English (en)
Inventor
Yoshifumi Masaki
良文 政木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Publication of JPS59220947A publication Critical patent/JPS59220947A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00—Cutting or separating of wafers, substrates or parts of devices

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Dicing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は半導体装置の製造方法に係り、特には大面積の
ウェハーから小面積の半導体チップを切り出す際のウェ
ハー面の効率的利用を図り得る方法に関するものである
。
〈従来技術〉 半導体装置を製造するだめのシリコンやＧａＡｓ等の半
導体基板は、単結晶からなるインゴットを製造する都合
から通常は断面円形に形成され、この円柱から薄板状の
ウニ・・−を切り出して使われている。作業能率等の点
から近年ではウェハーの径は次第に大きくなる傾向にあ
り、円形状ウェハーから矩形状の小面積チップが切り出
され、半導体装置に加工されている。しかし従来の製造
工程における大面積円形ウェハーへの小面積チップの割
り付けは、第１図に示すように、円形ウェノ・−１に対
してチップ２として必要な矩形面積を形成する縦線２ａ
及び横線２ｂを、ウェノ・−の端に達する直線状に引く
ことに°よって行われていた。即ちチップ２はウェハー
１の面で基盤目状に配列されすいた。
処で上述のようにウェハーは円形であるだめ矩形状のチ
ップを切り出す場合にはウェノ・−周辺では矩形状が得
られず、不良品になることは避けられない。特に上述の
ように基盤目状に割り付けた場合には、不良部の面積が
多くなり、ウェハーの有効利用が図られているとはいい
難かった。
〈発明の目的〉 本発明は、上記従来から行われているウェハー面への半
導体チップの割り付けによって生じる問題点に鑑みてな
されたもので、ウェハーの利用効率の改善を図り、特に
面積の大きいチップを切り出す大型ＬＳＩにとって有利
な製造方法を提供する０ 〈実施例〉 第２図において大面積の円形ウェハー１から同一矩形状
の小面積チップ２を切り出すが、このとき矩形状チップ
２の一辺２ｃは隣接チップ２．２・・間で直線状に連続
させ、結局ウェハーの端から他方の端に達する直線とす
る。一方矩形状チツブ２の他方の一辺２ｄば、ウェハー
の周縁に位置するチップ２１．２２が矩形を保ち得るよ
うに矩形コーナＰをほぼ円周縁に位置させて決定する。
このように位置決めすることにより周縁に位置するチッ
プにおいても矩形を得ることができ半導体装置になシ得
る。上記のように周縁でのチップを位置決めすることに
より、各行方向のチップ辺は直線になり得ても列方向の
チップ辺はウェノ・一端間で直線にはならず、折れ線状
を呈する。
上記のように円形ウェノ・−に位置決めされた各チップ
領域に、従来公知の半導体技術を利用して所望のＩＣ，
ＬＳＩ等が形成され、その後裔チップに分割されてリー
ドフレーム等にグイボンドされ、樹脂等によってトラン
スファモールドされ半導体装置となる。
ここで第１図に示した従来の半導体チップの割り付けと
、第２図に示した本発明の一実施例に示した割り付けを
比較すると、第１図では最大１２個のチップしか切り出
し得ないのに対して、第２図の場合には１４個のチップ
を得ることができ、同一寸法のウェハーからより多くの
°チップを切り出していることが判る。
く効　果〉 以上本発明によれば、ウニ・・−の利用率を高めるこ＼
とができ、ウェハー当りのチップ数が増加することによ
り歩留りの改善を図ることができる。
特に集積度の高い１チツプマイクロコンピユータ等の集
積回路の寸法が大きくウェハー当りのチップ個数が少な
い場合に効果が著しい。
【図面の簡単な説明】
第１図は従来のウェハーとチップとの開存を示す図、第
２図は本発明にょる一実施例のウェハーとチップとの関
係を示す図である。 １：ウェハー、２：チップ

Claims (1)

    【特許請求の範囲】
  1. １）大面積のほぼ円形状ウェハーから同一寸法の矩形状
    の半導体チップを切り出して半導体装置を製造する方法
    において、矩形状半導体チップの一辺はウェハー内で隣
    接するチップ間が直線的に連続してウェハーを横切り、
    矩形状半導体チップの他の辺は隣接チップ間で上記−辺
    上の一部を介する折れ線によってウェハーを横切るよう
    に、ウェハーから複数個の半導体チップをスクライブす
    ることを特徴とする半導体装置の製造方法。
JP58097335A 1983-05-30 1983-05-30 半導体装置の製造方法 Pending JPS59220947A (ja)

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