JPH04116849A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04116849A JPH04116849A JP23642490A JP23642490A JPH04116849A JP H04116849 A JPH04116849 A JP H04116849A JP 23642490 A JP23642490 A JP 23642490A JP 23642490 A JP23642490 A JP 23642490A JP H04116849 A JPH04116849 A JP H04116849A
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- JP
- Japan
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- photoresist
- semiconductor
- wafer
- semiconductor element
- elements
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、例えば砒化ガリウムＧａＡｓ半導体を用いる
電界効果トランジスタ（以下ＦＥＴと称す）やモノリシ
ック・マイクロ波集積回路（以下ＭＭＩＣと称す）等の
半導体装置に関する。
電界効果トランジスタ（以下ＦＥＴと称す）やモノリシ
ック・マイクロ波集積回路（以下ＭＭＩＣと称す）等の
半導体装置に関する。
（従来の技術）
従来、ＧａＡｓ等の化合物半導体を用いたＦＥＴ。
モノリシック型マイクロ波集積回路（ＭにＩＣと略称）
等は次に述べるように形成されていた。
等は次に述べるように形成されていた。
すなわち、第２図（ａ）に示されるように、つ二一ハ１
と称する円盤状の半導体基板上に選択的イオン注入、各
種電極材料や絶縁体の選択的形成、熱処理等を施して複
数個を同時に構成した後、スクライブライン２に沿って
ダイヤモンドブレードなどにより分割して個々の半導体
素子３（第２図（ｂ））を形成している。
と称する円盤状の半導体基板上に選択的イオン注入、各
種電極材料や絶縁体の選択的形成、熱処理等を施して複
数個を同時に構成した後、スクライブライン２に沿って
ダイヤモンドブレードなどにより分割して個々の半導体
素子３（第２図（ｂ））を形成している。
このようにして得られた半導体素子３は、長方形の形状
を示している。そして、この半導体素子は、通常パッケ
ージやキャリアプレート上にはんだや接着剤を用いてマ
ウントした後、金線またはアルミ線により半導体素子の
電極と外部の電極端子とを接続して実用に供されるが、
マウント作業を行なう際には第４図に示すように、半導
体素子３を真空ビンセット４で取扱うことが多い。
を示している。そして、この半導体素子は、通常パッケ
ージやキャリアプレート上にはんだや接着剤を用いてマ
ウントした後、金線またはアルミ線により半導体素子の
電極と外部の電極端子とを接続して実用に供されるが、
マウント作業を行なう際には第４図に示すように、半導
体素子３を真空ビンセット４で取扱うことが多い。
ところが叙上のＧａＡｓなどの化合物半導体は比較的も
ろい材質であるため、その製造工程において真空ピンセ
ット４と接触した時に、長方形の角部の部分が欠は易い
という問題点があった。第３図は、１つの角部の部分に
欠損部５が生じた半導体素子１３を例示している。この
ような欠損部５が生じた半導体素子１３は通例、性能の
劣化が観測され、また、直ちに検出されなくても経時的
に劣化が進行することが予想されるため、不良品と判定
している。
ろい材質であるため、その製造工程において真空ピンセ
ット４と接触した時に、長方形の角部の部分が欠は易い
という問題点があった。第３図は、１つの角部の部分に
欠損部５が生じた半導体素子１３を例示している。この
ような欠損部５が生じた半導体素子１３は通例、性能の
劣化が観測され、また、直ちに検出されなくても経時的
に劣化が進行することが予想されるため、不良品と判定
している。
従って上記従来の鋭い角部のある半導体素子ではマウン
ト時に不良品が多く発生するという欠点があった。
ト時に不良品が多く発生するという欠点があった。
（発明が解決しようとする課題）
以上述べたように従来の半導体装置では、その半導体素
子がその４つの角部が鋭い角をなしている。その結果、
真空ピンセットを用いるマウント時に角に欠損が生じる
ことが避けられず、マウント時の不良発生が多かった。
子がその４つの角部が鋭い角をなしている。その結果、
真空ピンセットを用いるマウント時に角に欠損が生じる
ことが避けられず、マウント時の不良発生が多かった。
本発明は上記の欠点を除去すべくなされたもので、真空
ピンセットを用いるマウント時における欠損の発生を防
ぐようにした半導体素子を備えた半導体装置を提供する
ことを目的とする。
ピンセットを用いるマウント時における欠損の発生を防
ぐようにした半導体素子を備えた半導体装置を提供する
ことを目的とする。
〔発明の構成〕
（１１題を解決するための手段）
本発明に係る半導体装置は、化合物半導体ウェーハを長
方形に分割して得られる半導体素子を備えた半導体装置
において、半導体素子における長方形の角部が丸く形成
されてなることを特徴とする。
方形に分割して得られる半導体素子を備えた半導体装置
において、半導体素子における長方形の角部が丸く形成
されてなることを特徴とする。
（作 用）
本発明の半導体装置では、半導体素子の４つの角部にア
ールを設けまたは鈍角に形成することにより、真空ピン
セットとの接触による欠損を生じにくくなっている。。
ールを設けまたは鈍角に形成することにより、真空ピン
セットとの接触による欠損を生じにくくなっている。。
したがって、真空ピンセットを用いるマウント工程にお
ける不良品の発生が防止できる。
ける不良品の発生が防止できる。
（実施例）
以下、本発明に係る半導体装置の一実施例につき図面を
参照して説明する。
参照して説明する。
第１図（ｂ）に示す半導体素子２３は４つの角部にアー
ルが設けられたものである。この例では半導体素子の角
部が丸められており、そのアールの大きさは一定で、そ
の曲率半径ｒは半導体素子の短辺（ａ）の約１７６、長
辺（ｂ）の約ｌ／１２である。
ルが設けられたものである。この例では半導体素子の角
部が丸められており、そのアールの大きさは一定で、そ
の曲率半径ｒは半導体素子の短辺（ａ）の約１７６、長
辺（ｂ）の約ｌ／１２である。
上記の構成によれば、真空ピンセットで取扱う際に接触
する部分に鋭い角部がないため、マウント時に欠損が生
じることによる不良発生が防止できる。
する部分に鋭い角部がないため、マウント時に欠損が生
じることによる不良発生が防止できる。
このような構成を実現するためには、従来のダイヤモン
ドブレードを用いる分割方法に代えて。
ドブレードを用いる分割方法に代えて。
異方性のある選択エツチングによる分割方法を採用すれ
ばよい、この時に重要なことは、選択エツチングを行う
際に用いるマスクを角部にアールを設けた形状に形成す
ることである。具体的には第１図（ａ）に示すように、
ウェーハ１の表面に例えばノボラック系ポジ形フォトレ
ジストを塗布した後、フォトマスクを介して紫外線を照
射して半導体素子として残す部分に対応した部分以外の
フォトレジストを露光し、現像する。フォトマスクのパ
ターンを半導体素子の４つの角部にアールが設けられた
形状に対応させることにより、第１図（ａ）に示すフォ
トレジスト６のパターンを形成できる。
ばよい、この時に重要なことは、選択エツチングを行う
際に用いるマスクを角部にアールを設けた形状に形成す
ることである。具体的には第１図（ａ）に示すように、
ウェーハ１の表面に例えばノボラック系ポジ形フォトレ
ジストを塗布した後、フォトマスクを介して紫外線を照
射して半導体素子として残す部分に対応した部分以外の
フォトレジストを露光し、現像する。フォトマスクのパ
ターンを半導体素子の４つの角部にアールが設けられた
形状に対応させることにより、第１図（ａ）に示すフォ
トレジスト６のパターンを形成できる。
次にフォトレジスト６をエツチングマスクとして用い、
ウェーハにＢＣＱ、とＣＱ、を含む反応ガスを使った選
択エツチングを施して、ウェーハを分割し、さらに、有
機溶剤によりフォトレジストを溶解除去して第１図（ｂ
）に示す半導体素子２３を得ることができる。
ウェーハにＢＣＱ、とＣＱ、を含む反応ガスを使った選
択エツチングを施して、ウェーハを分割し、さらに、有
機溶剤によりフォトレジストを溶解除去して第１図（ｂ
）に示す半導体素子２３を得ることができる。
以上述べたように本発明によれば、真空ピンセットによ
り取扱う際に化合物半導体からなる半導体素子に欠損が
生じることが防止でき、半導体素子をパッケージやキャ
リアプレートにマウントする際の不良発生が防止できる
半導体装置を提供できる。
り取扱う際に化合物半導体からなる半導体素子に欠損が
生じることが防止でき、半導体素子をパッケージやキャ
リアプレートにマウントする際の不良発生が防止できる
半導体装置を提供できる。
第１図（ａ）は本発明に係る半導体素子の一実施例の形
成手段を説明するための平面図、第１図（ｂ）は本発明
に係る半導体素子の一実施例を示す斜視図、第２図（ａ
）は従来の半導体素子の形成手段を説明するための平面
図、第２図（ｂ）は従来の半導体素子を示す斜視図、第
３ｖ４は従来の半導体素子における欠損を説明するため
の斜視図、第４図は真空ピンセットによって取扱いされ
た後の半導体素子の状態を説明するための斜視図である
。 １・・・ウェーハ、 ２・・・スクライブライン、 ３．１３゜ ２３・・・半導体素子。 ４・・・真空ピンセット、 ５・・・欠損部。
成手段を説明するための平面図、第１図（ｂ）は本発明
に係る半導体素子の一実施例を示す斜視図、第２図（ａ
）は従来の半導体素子の形成手段を説明するための平面
図、第２図（ｂ）は従来の半導体素子を示す斜視図、第
３ｖ４は従来の半導体素子における欠損を説明するため
の斜視図、第４図は真空ピンセットによって取扱いされ
た後の半導体素子の状態を説明するための斜視図である
。 １・・・ウェーハ、 ２・・・スクライブライン、 ３．１３゜ ２３・・・半導体素子。 ４・・・真空ピンセット、 ５・・・欠損部。
Claims (1)
- 化合物半導体ウェーハを長方形に分割して得られる半
導体素子を備えた半導体装置において、半導体素子にお
ける長方形の角部が丸く形成されてなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642490A JPH04116849A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642490A JPH04116849A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116849A true JPH04116849A (ja) | 1992-04-17 |
Family
ID=17000553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23642490A Pending JPH04116849A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116849A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1439578A3 (en) * | 2003-01-20 | 2004-09-15 | Shinko Electric Industries Co., Ltd. | Method for dicing wafer |
| US6861176B2 (en) * | 2002-07-18 | 2005-03-01 | Macronix International Co., Ltd. | Hole forming by cross-shape image exposure |
| US6933211B2 (en) | 2002-10-17 | 2005-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device whose semiconductor chip has chamfered backside surface edges and method of manufacturing the same |
-
1990
- 1990-09-06 JP JP23642490A patent/JPH04116849A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861176B2 (en) * | 2002-07-18 | 2005-03-01 | Macronix International Co., Ltd. | Hole forming by cross-shape image exposure |
| US6933211B2 (en) | 2002-10-17 | 2005-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device whose semiconductor chip has chamfered backside surface edges and method of manufacturing the same |
| US6933606B2 (en) | 2002-10-17 | 2005-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device whose semiconductor chip has chamfered backside surface edges and method of manufacturing the same |
| EP1439578A3 (en) * | 2003-01-20 | 2004-09-15 | Shinko Electric Industries Co., Ltd. | Method for dicing wafer |
| US7211370B2 (en) | 2003-01-20 | 2007-05-01 | Shinko Electric Industries Co., Ltd. | Method for dicing wafer |
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