JPS59220961A

JPS59220961A - 相補型ｍｏｓ半導体装置

Info

Publication number: JPS59220961A
Application number: JP58096144A
Authority: JP
Inventors: Junichi Ono; 淳一大野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-05-31
Filing date: 1983-05-31
Publication date: 1984-12-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は絶縁基板上に設けられた相補ｆｉＭＯ８半導体
装置の改良に関する。

〔発明の技術的背景とその問題点〕

従来、絶縁基板上の相補型ＭＯ８半導体装置としては、
第１図及び第２図に左すＣＭＯ８／ＳＯ８構造のものが
知られている。即ち７図中の１はサファイア基板であり
、この基板１上にはｐ型の島状シリコン層２とｎ型の島
状シリコン層３とが互に隣接して設けられている。前記
ｐ型の島状シリコン層２の表面には互に電気的に分離さ
れたｎ＋型ンース、ドレイン領域４１＋５１が設けられ
ており、かつこれら領域４１１５１間のチャンネル領域
を含む半導体層２上にはダート酸化膜６１を介してダー
ト電極７が設けられている。

また、前記ｎ型の島状シリコン層３の表面には互に電気
的に分離されたｐ＋型のンース、ドレイン領域４２．５
２が設けられており、かつこれら領域４２．５２間のチ
ャンネル領域を含む島状半導体層３上にはゲート酸化膜
６２を介してダート電極７が設けられている。なお、ダ
ート軍、極７は第２図に示す如くコ字形状をなしｎチャ
ンネル、ｐチャンネルＭＯ８）ランジスタの共通電極と
なっている。更に全面に絶縁膜８が被覆されており、こ
の絶縁膜８上に前記層型ンース領域４１ｓｐ＋型ンース
領域４２と夫々コンタクトホール９，９を介して接続し
たソース取出し配線１０．１１が設けられている。この
配線１０はグランド（０■）に固定され、配線１１はＶ
ＤＤ　（＋５　Ｖ　）に固定されている。前記絶縁膜８
上には前記計型ドレイン領域５１％Ｐ＋型ドレイン領域
５２とコンタクトホール９，９を介して共通接続したド
レイン取出し配線（Ｖｏｕｔ　）１２が設けられている
。また、前記絶縁膜８上には前記ｒ−）電極７とコンタ
クトホール９を介して接続したダート取出し配線（ｖｉ
ｎ）１３が設けられている。

上述したＣＭＯ８／ＳＯ３において、Ｖｉｎｌ　３にパ
Ｈ＃レベルの信号（通常＋５ｖ程度）を入力すると、ｎ
チャンネルＭＯ８）ランノスタハ０　Ｎ。

ｐチャンネルＭＯ８）ランジスタはＯＦＦ　ｌ、、Ｖｏ
ｕｔ１２は“’　Ｌ　’　レベル（ｏＶ付近）となる。

一方、”ｉｎ　１３に“Ｌ＃レベルの信号（ｏｖ程度）
が入力すると、ｎチャンネルＭＯ８）ランジスタはＯＦ
Ｆ、ｐチャンネルＭＯ８）ランジスタはＯＮして■。ｕ
ｔ１３はＶＤＤレベル、っまり゛Ｈ＃レベル（＋５ｖ付
近）となる。

しかしながら、各ＭＯ８）ランノスタのチャンネル長（
第１図中のＬｅｆｆ　ｎ　、　Ｌｅｆｆ　ｐ　）が小さ
くなってくると、各島状半導体層２，３はフローティン
グ状態であるため、トランジスタの静特性に変化が起こ
り、キンク電流と呼ばれる電流が流れる。これを第３図
を参照して説明する。

但し、キンク電流はｎチャンネル及びｐチャンネルのい
ずれにも現れるが、特にｎチャンネルにおいて顕著に現
れるので第３図ではｎチャンネルのＭＯＳ　）ランジス
タの場合を示した。第３図中の２１はザファイア基板、
２２はｐ型の島状シリコン層、２３．２４はｉ型のソー
ス、ドレイン領域、２５はとｆｔら領域３３．２４間を
含むシリコン層２２上にダート酸化膜２６を介して設け
られたダート電極である。２７はソース配線で通常グラ
ンド（Ｏｖ）に固定されている。２８はドレイン配線で
、ここにかかる電圧をＶＤとする。更に２９はテート配
線で、ここにかかる電圧をＶＧとする。

第３図図示のｎチャンネルＭＯ８）ランソスクにおいて
、ダート配線２９に加えられるＶＧがしきい値電圧（Ｖ
Ｔ）以上になると、チャンネル領域３０が形成され、ソ
ース領域２３からの電子３１はドレイン領域２４に加え
られたｖＤの電界に引かれてチャンネル領域３０．チャ
ンネルに沿うシリコン層領域３２を移動し、ドレイン領
域２４に達し、これによってドレイン電流として観鱗さ
れる。しかしながら、チャンネル長が短かくなると、移
動する電子３１は前記シリコン層領域３２で高電界によ
る衝突電離を誘発し易くなり、その結果電子−正孔対を
生成し易くなる。ここで発生した電子３３はドレイン配
線２８の電界に引かれてドレイン領域２４へ流れ込むが
、正孔３４はフローティング状態となっているシリコン
層２２へ流れ込む。その結ンース領域２３とｐ型シリコ
ン層２２のｐｎ接合の順方向電位障壁を越える正孔が蓄
積されると、ソース領域２３とシリコンＮｌＩ２２とド
レイン領域２４とでｎｐｎ　）ランジスタが形成され、
より大量の電流３５が流れる。

上述したキンク電流が表われた静特性を具体的に示すと
、第４図の如くなる。第４図中の横軸はドレイン電圧■
Ｄ１縦軸はドレイン電流ＩＤであり、パラメータにはＶ
Ｇをとっである。

また、図中の実線は第１図の構造でＬｅ　ｆ　ｆ　ｎ　
＝１．０μｍのＭＯＳ　）ランジスタであり、点線は第
１図図示のｐ凰シリコン層２をグランド（ＯＶ）に接続
しその電位を固定した場合である。この第４図より、実
線の方が明らかにバイポーラ動作に類似した異常電流が
流れており、これがキンク電流である。

また、実へのインバータ特性を第５図に示す。

図中の実線は第１図に示した０ＭＯ８／ＳＯ８のインバ
ータ特性、点線は第１図図示の０ＭＯ８／ＳＯ８の島状
シリコン層２，３に夫々グランド、ｖＤｐを接続したと
きのインバータ特性である。この第５図より明らかな如
く、実線ではＶｉｎ＝０．５〜２ｖ付近にかけて°１（
″レベルが充分に出す、インバータ特性がなだらかにな
る。これは、前述した第４図の特性図において、例えば
ＶＧ二１．Ｏｖ（インバータのＶｉｎ＝１．０Ｖ　）の
とき（ｎチャンネル、ｐチャンネルのＭＯＳ　）ランジ
スタのいずれもＯＮしているので、そのインバータ出力
はｎチャンネル、ｐチャンネルのＭＯＳ　）ランジスタ
のコンダクタンス比で決まる）には、点線では僅かに約
１０μＡの電流が流れるにすぎないが、実線ではキンク
電流のために約９５μＡもの電流が流れることになり、
第５図での出力レベルが充分に″Ｈ’レベルにならない
ためである。更に、チャンネル長（Ｌｅｆｆｎ）が短く
なれば、第４図に示したキンク電流は増大し、インバー
タ特性に変化をもたらし、ついにはＶｉｎが°′Ｌ＃レ
ベルであっても■。ｕｔから”ｔ　Ｈｓレベルの信号が
出力されなかったり或いは逆にＶｉｎ７５Ｋ　”　Ｈ”
レベルであっても■。ｕｔから″Ｌ＃レベルの信号が出
力されなかったりして、正常なインバータ特性を示さず
、半導体装置として動作しなくなる。

このようなことから、第６図及び第７図に示す如く、ｐ
型の島状シリコン層２及びｎ型の島状シリコン層３の一
部を夫々チャンネル幅方向に延出させ、それら延出部２
ａ、３ａに夫々コンタクトホール９，９を介して夫々グ
ランドに固定される配線１４、ＶＤＤに固定される配線
１５を接続した構造にすることによシ各島状シリコン層
２，３のフローティングを防止することが行なわれてい
る。しかしながら、かか１構造の０ＭＯ８／ＳＯ８にあ
っては第７図に示す如く各半導体層２，３の電位固定の
ために延出部２ａ。

３＆を形成した）、別個に配ｍｉ　４１　Ｊ　ｓを設け
る必要があるため、素子面積等が増大し、ひいては高集
積化の障害となる。

また、別の改良したＣＭＯ８／Ｓ　Ｏ８として、第８図
及び第９図に示す如く、ｐ型の島状シリコン層２及びｎ
型の島状シリコン層３に夫々Ｐ＋型層１６、層型層１７
をソース領域４．，４２と隣接して設け、かつグランド
に固定される配線１０′をコンタクトホール９を介して
前記ンース佃域４１及びＰ＋型層１６にまたがって接続
させると共に、ＶＤＤに固定される配線１１′をコンタ
クトホール９を介して前記ソース領域４２及びｎ型層１
７にまたがって接続させた構造のものが知られている。

しかしながら、かかる（ＪｉＯＳ／Ｓ　Ｏ８にあっては
、各島状シリコン層３に夫々ソース。

ドレイン領域とは別のＰ＋型層１６及びｎ＋型層１７を
設けるために、各島状シリコン層２，３の面積が増大し
、ひいては高集積化の障害となる。

〔発明の目的〕

本発明は島状の半導体／？ｆの面積増大を招くことなく
各半導体層の電位を固定するだめの配線を接続して短チ
ャンネル化に伴なうキンク電流による素子特性の劣化を
防止した相補型ＭＯ８半導体装置を提供しようとするも
のである。

〔発明の概要〕

本発明は絶縁基板上の互に導電性の異なる島状の半導体
層に少なくともソース領域をその領域底面が絶縁基板表
面に対して所望距離はなれるように形成し、該半導体１
曽側面に表出したソース領域と同半導体層部分との両者
にまたがって接続した配線を設けることによって、半導
体層の面積増大を招くことなく、半立体層の電位を固定
できるようにしたことを骨子とする。

〔発明の実施例〕

次に、本発明の実施例を第１０図（ａ）〜（ｅ）及び第
１１図に示す製造方法を併記して詳細に説明する。

（ｉ）まず、厚さ５００〜６００μｍのサファイア基板
４１上にシランガス（ＳｉＨ４）の熱分解によって厚さ
１μｍの単結晶シリコン層４２をエピタキシャル成長さ
せた。つづいて、シリコン層４２を熱酸化処理して厚さ
９００ＸのＳ　ｉ０２膜４３を成長させた後、全面にＣ
ＶＤ法により厚さ約４５００ＸのＳ　ｉ　３Ｎ４膜４４
を堆積した。ひきつづき、５ｉ５Ｎ４膜の島状の半導体
層予定部（素子領域予定部）に写真蝕刻法によシレジス
トパター７４５．４５を形成した（第１Ｏ図（ａ）図示
）。

（ｉｉ　）次いで、レノストパターン４５．４５をマス
クとしてＲＩＥ法によりＳｉ３Ｎ４膜、　５ｉ０２膜を
選択的にエツチング除去し、更にパターニングされた５
ｉ５Ｎ４膜、　５ｉｏ２膜をマスクとしてシリコン層４
２　ヲＫＯＨ＋インプロピルアルコールのエッチャント
で選択的にエツチングして側面カ゛約５５°のテーパ角
を有する２つの島状シリコン層４６．４７を形成した。

つづいて、レジストパターン、ノやターニングサレタ５
ｉ５Ｎ４　膜、　５ｉ０２膜を順次除去した（第１０図
（ｂ）図示）。

（ｉｉｉ　’）次いで、熱酸化処理して各島状ｙ　ＩＪ
コン層の露出面に厚さ５００Ｘの酸化膜４Ｂｌ、４Ｂ、
を夫々成長させた。つづいて、島状シリコン層４６にゾ
ロンを加速電圧１８０　ｋｅＶ　、　　ドーズ量２Ｘ　
１０１２／ａ♂の条件でイオン注入し、更にボロ７　’
を加速Ｔｔ圧４０　ｋｅＶ　、　　ｌ’　−ス量４．５
　Ｘ　ｌＯ”　／ｃｒｎ２の条件でイオン注入して島状
シリコン層４６をｐ型に変換した。ひきつづき、島状シ
リコン層４７にリンを加速電圧２６０　ｋｅＶ　、　　
ドーズ鈑２×１Ｏ１２／ｃｎ１２の条件でイオン注入し
、更にリンを加速′電圧４０ｋｅＶ、ドーズ量１．４　
Ｘ　１０１２／ａｎ２の条件でイオン注入して島状シリ
コン１−４７をｎ型に変換した。その後、全面にリンを
高濃度含む多結晶シリコン層をＣＶＤ法により堆積し、
これをフォトエツチング技術により・母ターニングして
各島状シリコン層４６．４７の酸化膜４８１，４８２上
の一部に延出するコ字形のダート電極４９を形成した（
第１０図（Ｃ）図示）。

（１ｖ）次いで、ダート電極４９をマスクとして酸化膜
４８１＊４８ｇを選択的にエツチング除去してダート酸
化膜５０１．５０Ｑを夫々形成した。つづいて、ｎ型の
島状シリコン層４７を図示しないレジストパターンで覆
った後、該レジストノにターン及びダート電極４９をマ
スクとしてｐ型の島状シリコン層４６にボロンを加速電
圧１８０ｋｅＶ　、　　ドーズ量５×１０１５／６ｎ２
の条件でイオン注入してサファイア基板４１の界面近傍
にピークをもつボロンイオン注入層を形成し、更に同様
なマスクを用いて同島状シリコン層４６に砒素を加速電
圧４０ｋｅＶ、　　ドーズｉＡｃ　２　Ｘ　１　ｏ１５
／ｍ２の条件でイオン注入してシリコン層４６の表面近
傍にピークをもつリンイオン注入層を形成した。ひきつ
づき、し、シストパターンを除去し、イオン注入された
ｐ型の島状シリコン層４６をレジストパターン（図示せ
ず）で核った後、該レジストパターン及びダート電極４
９をマスクとしてｎ型の島状シリコンＷｉ４７にリンを
加速電圧２６’０ｋｅＶ、ドーズ量５×１０１５／ｃＩ
ｎ２の条件でイオン注入してサファイア基板４１の界面
近傍にピークをもつリンイオン注入層を形成し、更に同
様なマスクを用いて同島状シリコン層４７にボロンを加
速電圧４０ｋｅＶＸ　ドーズ量２　Ｘ　１０１５／ｃｍ
２の条件でイオン注入してシリコン層４７の表面近傍に
ピークをもつボロンイオン注入層を形成した。その後、
レジストパターンを除去し、熱処理を施した。この時、
・、ｐ型の島状シリ２コン４６のボロンイオン注入層。

砒素イオン注入層が活性化、拡散して互に電気的に分離
され、サファイア基板４１表面と接するｆ型層５１．５
１及びこれらｐ＋十型ｆｉ５１゜５１上からシリコン層
４６表面に亘る部分に位置し、互に電気的に分離された
ｎ生型のターン。

ドレイン領域５．２１，５８１が夫々形成された。同時
に、ｎ型の島状シリコン層４７のリンイオン注入Ｍ　＋
　ｙｌ？ロンイオン注入層が活性化、拡散して互に電気
的に分離され、サファイア基板４１表面と接するｎ＋型
層５４．５４及びこれらｎ＋型層５４．．５４上からシ
リ゛コン層４７表面に亘る部分に位置し、互に電気的に
分離されたｐ＋型のソース、ドレイン領域５２２，５３
２が夫々形成された（第１Ｏ図（ｄ）図示）。

（Ｖ）次いで、全面にＣＶＤ　−Ｓ　ｉ０２膜５５を堆
積した後、フォトエツチング技術によｐ　ＣＶＤ　−８
１０２膜５５にコンタクトホール５６１〜５６１Ｉを開
孔した。なお、コンタクトホール５６１はｐ型の島状シ
リコン層４６のテーパ状側面に表出したｐ型層５ノとｎ
＋型ンソー領域５２１の両方に亘る部分に対応するＣＶ
Ｄ　−５ｉ０２膜５５の箇所に形成されている。コンタ
クトホール５６２はｎ　ｆｆ２の島状シリコン層４７の
テーパ状側面に表出したｎ生型層５４どｐ＋型ンソー領
域５２２の両方に亘る部分に例応するＣ■−３ｔｏ２膜
５５の箇所に形成されている。また、コンタクトホール
ｓｅ３．ｓｅ、ハｒＶ／（７領域５３１＋５３２に対応
するＣＶＤ　−８１０２膜５５０箇所鉦、コンタクトホ
ール５６６はサファイア基板４１上のダート電極４９部
分に対応するＣＶＤ−８ｉ０２膜５５の箇所に夫々形成
されている。つづいて、全面にＡｔＩ換を蒸着し、これ
をバターＱングしてコンタクトホール５６１を介して前
記ｐ＋型層５１及びｎ＋型ソース領域５２１の両者に接
続し九Ａｔ配線５７、コンタクトホール５６２を介して
前記ｎ＋型層５４及びｐ＋型ンソー領域６２２の両者に
接続したＡｔ配線５８、コンタクトホール５６８．．５
６４を介して前記ｎ＋型、ｐ＋型のドレイン領域５３１
，５３２に共通接続したＡｔ配線５９、並びにコンタク
トホール５６１Ｉを介して前記ゲート電極４９に接続し
たＡｔ配線６０を形成し、０ＭＯ８／ＳＯ８を製造した
（第１０図（ｅ）及び第１１図図示）。なお、第１１図
は第１０図（、）の平面図である。

本発明の（ＪｉＯ８／ＳＯ８は第１０図（ｅ）及び第１
１図に示す如くサファイア基板４ノ上に側面がチー・り
状をなす互に導電性の夕〜４るｐ型、ｎ型の島状シリコ
ンｗｊ４６．４７を隣接して設け、ｐ型の島状シリコン
層４６表面にｎ＋型のソース。

ドレイン領域５２１，５３１を互に電気的に分離して設
けると共に、ｎ型の島状シリコン層４７表面にｐ＋型の
ソース、ドレイン領域５２□、５３２を互に電気的に分
離して設け、かつこれらソース。

ドレイン領域５２１　、５３１　＋　５２＊　＋　５３
２底面とサファイア基板４１表面との間の各島状シリコ
ン層４６．４７部分に夫々ｐ１型層５１，５１、ｎ＋型
層５４．５４を設け、前記ソース・、ドレイン領域５２
１．５３１．５２２，５３２の間の各島状シリコン層４
６．４７表面に夫々ダート酸化膜５０１゜５０□を介し
てダート電極４９を設け、更に全面にＣＶＤ−５ｔｏ２
膜５５を被覆し、該５ｉ０２膜５５上にＭ配線５７をｐ
型の島状シリコン層４６のテーパ状側面のソース領域５
２１及び該ソース領域５２１下のｐ＋型層５ノの両者に
コンタクトホール５６１を介して接続すると共に、同５
１０２膜５５上にＡｔ配線５８をｎ型の島状シリコン層
４７のテーパ状側面のソース領域５２２及び該ソース領
域５２２下のｎ＋型層５４の両者にコンタクトホール５
６２を介して接続した構造になっている。

しかして、本発明によればｐ型の島状シリコン層４６に
おいてはそのテーパ状の側面を利用してｎ＋型ンソー領
域５２１とその下のｐ＋型層５１の両者にコンタクトホ
ール５６１を介してＡ７配線５７を接続し、かつｎ型の
島状シリコン層４７においてはそのテーパ状の側面を利
、用してｐ＋型ンソー領域５２２とその下の層型層５４
の両者にＡｔ配線５８をコンタクトホール５６２を介し
て接続することによって、ｐ型の島状シリコン層４６を
Ｖ８８電位に、ｎ型の島状シリコン層４７をＶＤＤ電位
に、夫々固定できる。したがって、第７図或いは第９図
の従来の０ＭＯ８／ＳＯ８の如く素子領域の面積増大を
招くことなく、各島状シリコン）ｄ　４６　、４７のフ
ローティングを防止でき、ひいてはチャンネル長（Ｌｅ
ｆｆ）の短縮化によるキンク電流の発生を防止し、良好
なインバータ特性を有する高集積度の０ＭＯ８／ＳＯ８
を得ることができる。

なお、上記実施例では第１０図（、）に示す如く討型ソ
ース領域５２！とｐ＋型Ｎ５１、及びｐ＋型ソ二゛ス領
ｈＪ１．５２２と層型層５４のコンタクトホールの位置
を各島状シリコン層４６．４７のテーパ状側面の箇所に
設けたが、これに限定されない。

例えば、第１２図に示す如くソース領域５２１が形成さ
れたｐ型の島状シリコン層４６のテーパ状側面及び該側
面両側のソース領域５２１表面とサファイア基板４１部
分に亘ってコンタクトホール５６１′を設け、ｎ型の島
状シリコン層４７の側についても同様なコンタクトホー
ル５６２’ヲ設けた構造にしてもよい。このような構成
にすれば、ｎ＋型ンソー領域５２１とｐ＋型層５１等に
対するＡｔ配線５７のコンタクト面積が増大でき、ひい
てはコンタクト抵抗の低減化、高速化を図るととができ
る。

上記実施例では各ソース領域下の島状シリコン層に該シ
リコン層と同導電型で高濃度の不純物層を設けたが、か
ならずしもそれら不純物層を設けなくともよい。但し、
各島状シリコン層とのコンタクト抵抗を低減させるには
、高濃度の不純物層を設けることが望ましい。

上記実施例ではドレイン領域下にも高濃度不純物層を設
けたが、該不純物層、を設けなくともよい。

〔発明の効果〕

以上詳述した如く、本発明によれば絶縁基板上に設けら
れた島状の半導体層の面積堆犬を招くことなく各半導体
層の電位を固定するための配線を接続でき、ひｂては短
チャンイ・ル化に伴なうキンク電流による素子特性の劣
化を防止した高性能、高集積度の相補型へ４０８半導体
装置を提供できる。

【図面の簡単な説明】

第１図は従来の０ＭＯ８／ＳＯ８を示す断面図、第２図
は第１図のＣＭ’Ｏ８／Ｓ　Ｏ８の平面図、第３図は従
来のＣＭＯ８／ＳＯＳの問題点を説明するためのｎチャ
ンネルＭｏＳ／ＳＯ８のルを面図、第４図はＭＪＳ／Ｓ
Ｏ８のキンク電流の発生を説明するメとめの線４第５図
は０ＭＯ８／ＳＯ８のインバータ特性を示す線図、第６
図は従来の改良されたＣＭＯ３／ＳＯ８を示す断面図、
第７図は第６図の０ＭＯ８／ＳＯ３の平面図、第８図は
従来の別の・改良された０ＭＯ８／ＳＯ８を示す断面図
、第９図は第８図のＣＭＯ３／ＳＯ８の平面図、Ｉｚｉ
ｏ図（ａ）　〜（ｅ＞は本発明のＣＭＯ３／ＳＯ８を得
るだめの製造工程を示す断面図、第１１図すは第ｉｏ図（、）のＣＭＯｓ、’ＳＯ８の平面図、第１
２図は本発明の他の実施例を示す０ＭＯ８／ＳＯ８の断
面図である。４１・・・サファイア基板、４６・・・ｐ型の島状シリ
コン層、４７・・・ｎ型の島状シリコン層、４９・・・
ダート電極、５０１，５θ２・・・ゲート酸化膜、５１
・・・ｐ生型層、５２１，５２２・・・ソース領域、５
３１５３２・・・ト９レイン領域、５４・・・ｎ＋型層
、５５・・・ｃＶＩ）　−５ｉｏｚ　膜、５６１〜５６
５　、５６１’　、　５　ｆ’−’：１７タクトホール
、５７〜６０・・・Ａｔ配線。出願人代理人　　弁理士　鈴　江　武　彦第　１　図第　２　図箇　３ｒｌＪ第６図第　８　図第９図

Claims

【特許請求の範囲】

（１）絶縁基板と、この基板上に隣接して設けられた側
面がテーパ状をなし、互に導電性の異なる少なくとも２
つの島状半導体層と、これら半導体層表面に夫夫互に電
気的に分離して設けられた半導体層に対して逆導電型の
ンース、ドレイン領域と、ンース、ドレイン領域間を少
なくとも含む島状半導体層上にケ゛−ト酸化膜を介して
設けられ参昔盲と、各島状半導体層を含む全面に被覆さ
れた絶縁膜と、この絶縁膜上に設けられ、前記各島状半
導体層のチーツク状側面のソース領域及び該ノース領域
下の半導体層部分と夫々コンタクトホールを介して少な
くとも接続した配線とを具備したことを特徴とする相補
型ＭＯ８半導体装置。
（２）各島状半導体層のノース領域下に、該半導体層と
同導電型で高濃度の不純物層を該半導体層の側面に表出
するように設けたことを特徴とする特許請求の範囲第１
項記載の相補１ＭＯ８半導体装置。