JPS59222955A - Ｍｏｓ集積回路装置 - Google Patents
Ｍｏｓ集積回路装置Info
- Publication number
- JPS59222955A JPS59222955A JP58097191A JP9719183A JPS59222955A JP S59222955 A JPS59222955 A JP S59222955A JP 58097191 A JP58097191 A JP 58097191A JP 9719183 A JP9719183 A JP 9719183A JP S59222955 A JPS59222955 A JP S59222955A
- Authority
- JP
- Japan
- Prior art keywords
- output
- voltage
- transistors
- output transistor
- diodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳ集積回路装置に関し、更に特定して述べ
ると、高耐圧、大電流出力回路を具えたＭＯＳ集積回路
装置においてその出力回路のトランジスタがスパイク電
圧により破壊されるのを有効に防止するようにしたＭＯ
Ｓ集積回路装置に関する。
ると、高耐圧、大電流出力回路を具えたＭＯＳ集積回路
装置においてその出力回路のトランジスタがスパイク電
圧により破壊されるのを有効に防止するようにしたＭＯ
Ｓ集積回路装置に関する。
例えば、サーマルプリンタ用の印字素子を駆動するため
の駆動回路を集積回路化したものにおいては、印字素子
である発熱体に流れる駆動電流をオン、オフするための
出力トランジスタと、該出力トランジスタを制御するた
めのロジック回路とを備えており、該ロジック回路から
の出力信号に応答して出力トランジスタをオン、オフ駆
動し、出力トランジスタの負荷回路に接続されている発
熱体に流れる駆動電流の制御を行なうように構成されて
いる。このような構成によると、発熱体とＭＯＳ集積回
路内の出力トランジスタの出力端子とは適宜のワイヤに
より接続することとなるが、この配線の浮遊インダクタ
ンスや、負荷回路である発熱体を駆動する電源の出力イ
ンピーダンス等のために、出力トランジスタの負荷回路
が誘導性インピーダンスとなり、出力トランジスタのオ
ン、オフ動作時に逆起電力が発生し、出力トランジスタ
の出力端子に印加直流高電圧の１．５乃至２倍のスパイ
ク電圧が印加される れが生じる。ところで、ＭＯＳト
ランジスタのドレイン耐圧はゲート下の空乏層の状態で
決まるが、このような高電圧が出力トランジスタの出力
端子に印加されると、この空乏層領域でアバランシエブ
レークダウンが繰返し起ることとなり、ゲート酸化膜が
破壊されてしまうという問題点を有している。
の駆動回路を集積回路化したものにおいては、印字素子
である発熱体に流れる駆動電流をオン、オフするための
出力トランジスタと、該出力トランジスタを制御するた
めのロジック回路とを備えており、該ロジック回路から
の出力信号に応答して出力トランジスタをオン、オフ駆
動し、出力トランジスタの負荷回路に接続されている発
熱体に流れる駆動電流の制御を行なうように構成されて
いる。このような構成によると、発熱体とＭＯＳ集積回
路内の出力トランジスタの出力端子とは適宜のワイヤに
より接続することとなるが、この配線の浮遊インダクタ
ンスや、負荷回路である発熱体を駆動する電源の出力イ
ンピーダンス等のために、出力トランジスタの負荷回路
が誘導性インピーダンスとなり、出力トランジスタのオ
ン、オフ動作時に逆起電力が発生し、出力トランジスタ
の出力端子に印加直流高電圧の１．５乃至２倍のスパイ
ク電圧が印加される れが生じる。ところで、ＭＯＳト
ランジスタのドレイン耐圧はゲート下の空乏層の状態で
決まるが、このような高電圧が出力トランジスタの出力
端子に印加されると、この空乏層領域でアバランシエブ
レークダウンが繰返し起ることとなり、ゲート酸化膜が
破壊されてしまうという問題点を有している。
本発明は、従来技術における上述の問題点を除去するも
のであり、その要旨は、その出力端子に外部負荷が接続
される少なくとも１つの出力ＭＯＳトランジスタと、該
出力ＭＯＳトランジスタをオン、オフ制御するための制
御信号を出力するロジック回路とが第１の導電型基板上
に構成されてなるＭＯＳ集積回路装置において、前記基
板上に形成された第１の導電型拡散層と前記第１の導電
型拡散層上に形成された第２の導電型拡散層とから成る
ダイオード素子が前記出力トランジスタの出力端子とア
ースとの間に並列接続されて成り、前記出力トランジス
タのドレイン耐圧より低くなるように第１の導電型拡散
層の不純物濃度が調節されている点にある。
のであり、その要旨は、その出力端子に外部負荷が接続
される少なくとも１つの出力ＭＯＳトランジスタと、該
出力ＭＯＳトランジスタをオン、オフ制御するための制
御信号を出力するロジック回路とが第１の導電型基板上
に構成されてなるＭＯＳ集積回路装置において、前記基
板上に形成された第１の導電型拡散層と前記第１の導電
型拡散層上に形成された第２の導電型拡散層とから成る
ダイオード素子が前記出力トランジスタの出力端子とア
ースとの間に並列接続されて成り、前記出力トランジス
タのドレイン耐圧より低くなるように第１の導電型拡散
層の不純物濃度が調節されている点にある。
以下、図示の実施例により本発明を詳細に説明する。
第１図には、本発明によるＭＯＳ集積回路を、サーマル
プリンタの印字素子駆動用ＩＣに適用した場合の一実施
例が示されている。この印字素子駆動用ＩＣ１は、サー
マルプリンタのヘッド部に設けられた多数の発熱素子２
１、２２・・・・・・、２ｎを選択的に駆動するための
ものであり、各発熱素子に対応して夫々設けられたＭＯ
Ｓ型の出力トランジスタ３１、３２、・・・・・・３ｎ
と、これらの出力トランジスタ３１、３２、・・・・・
・３ｎを選択的にオン、オフ駆動するためのロジック回
路部４とを備えている。出力トランジスタの各ゲート端
子は、ロジック回路４の出力端子４１、４２、・・・・
・・、４ｎに接続されると共に、これらのトランジスタ
の各ソースはアースされており、各ドレインは出力端子
５１、５２、・・・・・・、５ｎを介して、各一端が共
通に所定の高電圧電源＋Ｖに接続されている発熱素子２
１、２２、・・・・・・、２ｎの各他端に接続されてい
る。従って、各出力トランジスタは、ロジック回路部４
の対応する端子のレベルが「Ｈ」となった場合にオンと
なって発熱素子を通電させ、「Ｌ」となった場合にオフ
となって発熱素子の通電が遮断されるようになっている
。
プリンタの印字素子駆動用ＩＣに適用した場合の一実施
例が示されている。この印字素子駆動用ＩＣ１は、サー
マルプリンタのヘッド部に設けられた多数の発熱素子２
１、２２・・・・・・、２ｎを選択的に駆動するための
ものであり、各発熱素子に対応して夫々設けられたＭＯ
Ｓ型の出力トランジスタ３１、３２、・・・・・・３ｎ
と、これらの出力トランジスタ３１、３２、・・・・・
・３ｎを選択的にオン、オフ駆動するためのロジック回
路部４とを備えている。出力トランジスタの各ゲート端
子は、ロジック回路４の出力端子４１、４２、・・・・
・・、４ｎに接続されると共に、これらのトランジスタ
の各ソースはアースされており、各ドレインは出力端子
５１、５２、・・・・・・、５ｎを介して、各一端が共
通に所定の高電圧電源＋Ｖに接続されている発熱素子２
１、２２、・・・・・・、２ｎの各他端に接続されてい
る。従って、各出力トランジスタは、ロジック回路部４
の対応する端子のレベルが「Ｈ」となった場合にオンと
なって発熱素子を通電させ、「Ｌ」となった場合にオフ
となって発熱素子の通電が遮断されるようになっている
。
このようにして各発熱素子を選択的に加熱し、図示しな
い感熱紙に所望の文字、図形等を印刷することかできる
。
い感熱紙に所望の文字、図形等を印刷することかできる
。
各出力端子５１、５２、・・・・・・、５ｎに接続され
る配線の浮遊インダクタンスや高電圧電源＋Ｖの出力イ
ンピーダンスのために各出力トランジスタ３１、３２、
・・・・・・、３ｎの負荷が誘電性となり、各出力トラ
ンジスタのスイッチング動作により、各出力端子に夫夫
＋Ｖより大きな電圧が生じても、これにより各出力トラ
ンジスタのゲート電極下においてアバランシエブレーク
ダウンが生じないように出力トランジスタの各ドレイン
−ソース間には逆起電圧吸収用のタイオード６１、６２
、・・・・・・、６ｎが図示の極性に接続されている。
る配線の浮遊インダクタンスや高電圧電源＋Ｖの出力イ
ンピーダンスのために各出力トランジスタ３１、３２、
・・・・・・、３ｎの負荷が誘電性となり、各出力トラ
ンジスタのスイッチング動作により、各出力端子に夫夫
＋Ｖより大きな電圧が生じても、これにより各出力トラ
ンジスタのゲート電極下においてアバランシエブレーク
ダウンが生じないように出力トランジスタの各ドレイン
−ソース間には逆起電圧吸収用のタイオード６１、６２
、・・・・・・、６ｎが図示の極性に接続されている。
各ダイオード６１、６２、・・・・・・、６ｎのブレー
クダウン電圧は、対応する出力トランジスタのドレイン
耐圧電圧よりも小さく設定されており、これにより、端
子５１、５２、・・・・・・、５ｎにスパイク電圧は各
ダイオード６１、６２、・・・・・・、６ｎにより吸収
され、出力トランジスタ３１、３２、・・・・・・、３
ｎが破壊されるのを有効に防止することができる。
クダウン電圧は、対応する出力トランジスタのドレイン
耐圧電圧よりも小さく設定されており、これにより、端
子５１、５２、・・・・・・、５ｎにスパイク電圧は各
ダイオード６１、６２、・・・・・・、６ｎにより吸収
され、出力トランジスタ３１、３２、・・・・・・、３
ｎが破壊されるのを有効に防止することができる。
第２図には、出力トランジスタ３１を含む出力回路部の
構造が断面図にて示されている。符号１１で示されるは
、集積回路装置１のＰ−基板であり、Ｐ−基板１１は例
えば、１ｄ１３〜５×１０１５／ｃｍ３程度の不純物濃
度となっており、このＰ−基板１１上に形成されたＮ＋
拡散層１２、１３が出力トランジスタ３１のドレイン領
域及びソース領域として働くようになっている。これら
のＮ＋拡散層１２、１３の内のチャンネル領城に対応し
てゲート酸化膜１４が設けられている。符号１５で示さ
れるのは、ゲート電極である。
構造が断面図にて示されている。符号１１で示されるは
、集積回路装置１のＰ−基板であり、Ｐ−基板１１は例
えば、１ｄ１３〜５×１０１５／ｃｍ３程度の不純物濃
度となっており、このＰ−基板１１上に形成されたＮ＋
拡散層１２、１３が出力トランジスタ３１のドレイン領
域及びソース領域として働くようになっている。これら
のＮ＋拡散層１２、１３の内のチャンネル領城に対応し
てゲート酸化膜１４が設けられている。符号１５で示さ
れるのは、ゲート電極である。
出力トランジスタ３１の近傍には、ダイオード６１が形
成されている。ダイオード６１はＰ−基板１１上に形成
されたＰ型拡散層１６と、該Ｐ型拡散層１６内に形成さ
れたＮ＋拡散層１７とから成り、カソ一ド電極として働
くＮ＋拡散層１７は、比較的厚いＳｉＯ２膜１８の窓１
８ａを介してアルミ配線層１９に接続されており、この
アルミ配線層１９によって、出力トランジスタ３１のド
レイン領域であるＮ＋拡散層１２に接続されている。ア
ルミ配線層１９の端部には、出力パッド２０が設けられ
ており、このパッド２０と端子５１との間がボンディン
グワイヤ２１により接続される。
成されている。ダイオード６１はＰ−基板１１上に形成
されたＰ型拡散層１６と、該Ｐ型拡散層１６内に形成さ
れたＮ＋拡散層１７とから成り、カソ一ド電極として働
くＮ＋拡散層１７は、比較的厚いＳｉＯ２膜１８の窓１
８ａを介してアルミ配線層１９に接続されており、この
アルミ配線層１９によって、出力トランジスタ３１のド
レイン領域であるＮ＋拡散層１２に接続されている。ア
ルミ配線層１９の端部には、出力パッド２０が設けられ
ており、このパッド２０と端子５１との間がボンディン
グワイヤ２１により接続される。
ダイオード６を構成するＰ型拡散層の不純物濃度は１９
１５〜５×１０１８／ｃｍ３程度であり、ダイオード６
のブレークダウン電圧が出力トランジスタ３１のドレイ
ン耐圧よりも若干低くなるように定められている。
１５〜５×１０１８／ｃｍ３程度であり、ダイオード６
のブレークダウン電圧が出力トランジスタ３１のドレイ
ン耐圧よりも若干低くなるように定められている。
このような構成によると、第３図に示されるように、例
えば出力トランジスタ３１がオフとなり、出力トランジ
スタ３１のドレイン耐圧Ｖｍａｘをこえる前に、ブレー
クダウン電圧がＶｍａｘ以下に設定されているダイオー
ド６がブレークダウンを起し、この結果出力トランジス
タ３１のゲートが破壊するのを有効に防止することがで
きる。尚、スパイク電圧によってダイオード６がブレー
クダウンを起した際にＳｉＯ２膜１８が破壊しないよう
に、ＳｉＯ２膜１８の厚さを厚くするのが好ましい。
えば出力トランジスタ３１がオフとなり、出力トランジ
スタ３１のドレイン耐圧Ｖｍａｘをこえる前に、ブレー
クダウン電圧がＶｍａｘ以下に設定されているダイオー
ド６がブレークダウンを起し、この結果出力トランジス
タ３１のゲートが破壊するのを有効に防止することがで
きる。尚、スパイク電圧によってダイオード６がブレー
クダウンを起した際にＳｉＯ２膜１８が破壊しないよう
に、ＳｉＯ２膜１８の厚さを厚くするのが好ましい。
上記では、出力トランジスタ３１を含む出力回路の構成
についてのみ述べたが、他の出力トランジスタ３２、・
・・・・・、３ｎの回路も同様に構成されている。
についてのみ述べたが、他の出力トランジスタ３２、・
・・・・・、３ｎの回路も同様に構成されている。
本発明によれば、上述の如く、出力トランジスタにダイ
オードを併設し、該ダイオードを構成する拡散層の不純
物濃度を調節することによりそのブレークダウン電圧を
出力トランジスタのドレイン耐圧より若干低くなるよう
にしたので、出力トランジスタのゲート直下のアバラン
シエブレークダウンを防いでゲートを破壊から保護する
ことができ、信頼性の高いＭＯＳ集積回路装置を提供す
ることができる。
オードを併設し、該ダイオードを構成する拡散層の不純
物濃度を調節することによりそのブレークダウン電圧を
出力トランジスタのドレイン耐圧より若干低くなるよう
にしたので、出力トランジスタのゲート直下のアバラン
シエブレークダウンを防いでゲートを破壊から保護する
ことができ、信頼性の高いＭＯＳ集積回路装置を提供す
ることができる。
第１図は本発明によるＭＯＳ集積回路装置を用いたサー
マルプリンタ用印字素子駆動ＩＣの回路図、第２図は第
１図に示したＭＯＳ集積回路の一部の構成を示す断面図
、第３図は第１図の集積回路の出力端子に発生するスパ
イク電圧の波形図である。 １・・・・・・印字素子駆動用ＩＣ ２１、２２、・・・・・・２ｎ・・・・・・発熱素子３
１、３２、・・・・・・３ｎ・・・・・・出力トランジ
スタ４・・・・・・ロジック回路部 ４１、４２・・・・・・４ｎ・・・・・・出力端子６１
、６２、・・・・・・６ｎ・・・・・・ダイオード１１
・・・・・・基板 １２，１３，１７・・・・・・Ｎ拡散層１８・・・・・
・ＳｉＯ２膜 １９・・・・・・アルミ配線層以上 出願人 株式会社 第二精工舎 代理人 弁理士 最上 務
マルプリンタ用印字素子駆動ＩＣの回路図、第２図は第
１図に示したＭＯＳ集積回路の一部の構成を示す断面図
、第３図は第１図の集積回路の出力端子に発生するスパ
イク電圧の波形図である。 １・・・・・・印字素子駆動用ＩＣ ２１、２２、・・・・・・２ｎ・・・・・・発熱素子３
１、３２、・・・・・・３ｎ・・・・・・出力トランジ
スタ４・・・・・・ロジック回路部 ４１、４２・・・・・・４ｎ・・・・・・出力端子６１
、６２、・・・・・・６ｎ・・・・・・ダイオード１１
・・・・・・基板 １２，１３，１７・・・・・・Ｎ拡散層１８・・・・・
・ＳｉＯ２膜 １９・・・・・・アルミ配線層以上 出願人 株式会社 第二精工舎 代理人 弁理士 最上 務
Claims (1)
- １、出力端子に外部負荷が接続される少なくとも１つの
出力ＭＯＳトランジスタと、該出力ＭＯＳトランジスタ
をオン、オフ制御するための制御信号を出力するロジッ
ク回路とが第１の導電型の半導体基坂上に構成されてな
るＭＯＳ集積回路装置において、前記半導体基坂上に形
成された第１の導電型拡散層と該第１の導電型拡散層上
に形成された第２の導電型拡散層から成るダイオード素
子が前記出力トランジスタの出力端子とアースとの間に
並列接続されるように前記半導体基板上に形成されてお
り、前記ダイオードの耐圧が前記出力トランジスタのド
レイン耐圧より低くなるように前記第１の導電型拡散層
の不純物濃度が調節されていることを特徴とするＭＯＳ
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097191A JPS59222955A (ja) | 1983-06-01 | 1983-06-01 | Ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097191A JPS59222955A (ja) | 1983-06-01 | 1983-06-01 | Ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59222955A true JPS59222955A (ja) | 1984-12-14 |
Family
ID=14185685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097191A Pending JPS59222955A (ja) | 1983-06-01 | 1983-06-01 | Ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59222955A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143352A (ja) * | 1974-10-12 | 1976-04-14 | Furukawa Electric Co Ltd | Koryokudodenyoaruminiumugokinarabikisenno seizohoho |
-
1983
- 1983-06-01 JP JP58097191A patent/JPS59222955A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143352A (ja) * | 1974-10-12 | 1976-04-14 | Furukawa Electric Co Ltd | Koryokudodenyoaruminiumugokinarabikisenno seizohoho |
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