JPS59224175A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS59224175A JPS59224175A JP58098843A JP9884383A JPS59224175A JP S59224175 A JPS59224175 A JP S59224175A JP 58098843 A JP58098843 A JP 58098843A JP 9884383 A JP9884383 A JP 9884383A JP S59224175 A JPS59224175 A JP S59224175A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- source
- electrode
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は電界効果トランジスタに関し、とくにショット
キ障壁接合をゲート電極に用いたマイクロ波用ＧａＡｓ
ショットキバリア型電界効果トランジｘｐ （（ＪａＡ
ｓ ＭＥ！５ＦＥＴ）（Ｄ、ｔ７＋７トゲート構造に関
する。 ＧａＡ、ｓ ＭＥＳＦＥＴは、Ｓｉバイポーラトランジ
スタの特性限界を打破するマイクロ波トランジスタとし
てすでに集用化されている。このようなマイクロ波にお
いて高利得、高出力でかつ高信頼度のＧａＡｓ ＭＥＳ
ＦＥＴを得るためにはソース抵抗を低減し、ドレイン耐
圧およびゲート逆耐圧を高ぐすることが重要である。通
常、高出力用のＧａＡｓＭＥＳＦＥＴは最小の面積で最
大のゲート幅を達成するため第１図に要部断面図を示す
ようにソース電極ｌおよびドレイン電極２を交互に配電
し、その間にゲート電極３を配置する構造がとられてお
り、ドレインの昼耐圧化は半導体動作層４のゲート電極
３を配置するチャネル部５を’Ｊ）ｉ！り込んだいわゆ
るリセス構造にすることによシ実現されている。なおこ
こで６は半絶縁性基板である。このリセス内でソース抵
抗を最小にし、かつ最大のゲート逆耐圧を得るためには
ゲート電極３を極力ノース電極１ （ｉｌｌ、ｌに寄ぜ
る必要がある。しかしながら従来、ゲート電極３は掘り
込みリフトオフ法即ち、チャネル部５形成ＹＩＸ分の動
作層４上に１μｍあるいはそれ以下の開口部を有するホ
トレジスト層を設け、これをパターニングしてゲート部
に開口部をリセスした後、直上からゲート金属を蒸着し
、ホトレジストを取り除くことにより開口部にゲー）
’に４ｆ３を形成する方法がとられているため、ゲ−）
電４ｉグ３は必然的にリセス部の中央部に位置すること
になる。そのためソース抵抗を低減することが軸、シ２
＜、ｆｆ、た直上からずれた方向でゲート市１極が蒸着
された場合には、ソース電極とドレイン電極が交互に配
（灯されているため、ドレイン電極２側に寄ったゲート
霜、極が１つおきに形成づれでし１いゲート逆耐圧が著
しく低下する。 本発明の目的はソース抵抗の低減とともにゲート逆ｉＮ
ｉ＋ｌ圧の向上を計った電界効果トランジスタを提供す
ることにある。 本発明はノースおよびドレイン旬、極の間に設けられた
半導体基板四部と、この凹部内で＠記ソース電極寄！ｌ
ｌに設けられたゲート電極とを有する構造電界効果トラ
ンジスタを得る。 かかる構造にすれはゲート電極はリセス内にあって、か
つソース電極寄りに設けられているため、ソース抵抗は
小さくかつゲート逆面ｊＦｆは大きくできる。 以下に本発明の実捲例をその好適な製法例とともに図面
を参照して説明する。 本発明の構造は半絶縁性基板上に半導体動作層領域があ
り、該動作層領域上に複数のソース電極とドレイン１−
１極が交互に配置〜され、ソースドレイン電枠間に接合
型のゲート電極を有する電界効果トランジスタの製造に
おいて、前記半導体動作層上に第１の絶縁膜、第１の絶
縁膜よりエツチング速度の大きい第２の絶縁膜を該順序
に形成し、更にその上にソースおよびドレイン電極形成
部分が開口した第１のホトレジスト層全形成する工程、
開口部のｉＵ記第１および第２の絶縁膜をリアクティブ
スパッタエツチングで除去し、さらに化学エツチングで
塾出した前記第２の絶縁膜の側壁を選択的にサイドエツ
チングした後、前記半導体動作層とオーミックコンタク
トを形成する金属を直上より被着する工程、ドレイン電
極形成部分が開口した第２のホトレジスト層を形成した
後、化学エツチングで前記第２の絶縁膜をゲート長に相
当するパターン幅にエツチング処理する工程、前記第１
および第２のホトレジスト階を除去した後、合金化処理
金箔して低接触抵抗のノースおよびドレイン札、極を形
成する工程、電解めっきにより前記ソースおよびドレイ
ン電給、−ヒに金の厚めっき１＠を少なくとも前記第２
の絶縁膜の側壁の一部を覆うように形成した後、前記第
１および第２の絶縁膜を化学エツチングで除去する工程
、露出した前記半導体動作層を化学エツチングで掘り込
んだ後、該半導体動作層とショットキ障壁を形成する金
属を直上より被着することにより、掘シ込み部の中心よ
りソース霜５極側に寄った位置゛、にセルファライン的
にケート電極を形成する工程とを含み得られる。この方
法によれば、ゲート電、極はリセス内のソース電極側に
寄った位置にセルファライン的に形成されるため、ソー
ス抵抗の低減とゲートの高逆劇圧化を同時に図ることが
できる。 以下、本発明の実施例としてＣ−バンドの高出力用Ｇａ
Ａｓ ＭＪ、？５ＦＥＴを例にとシ詳しく凸、明する。 第２図（ａ）〜（ｅ）は本発明の詳細な説明するための
図で、製作工程の要部断面図を示す。第２図（ａ）に示
すように、１ず最初に半絶縁性（ＪａＡｓ基板２０上に
ｎ型０ａＡＳ能４力動作層２１（電子沙度ｎ ”：ｌ
１０”ｔｍ 、 ＪＷ’さｔ ： Ｑ、３ ｐｍ ）
を、：ｃ ヒｐ キンヤル成長させ、その上にプラズマ
ＣＶ Ｉ） Ｓ １１’Ｑｊ’ｙ’％２２、さらにＣＶ
ｌ） ５ｉｎ２膜ン３をそｔｌぞれ約０２ｐｍ、約１ｐ
ｒｎの厚さに形成’−Ｊｌ）。Ｓ ｉ Ｎ、ｌｌｉ；ｆ
２２の形成に際［２ては、バッファーＪｊ、Ｆ □−１
）’ ： ６ Ｎ８４Ｆ ）に対するｓ ｉ０２ Ｈ％
２３ とのエツチング選択比を大きくとる目的から、
−例と［７て基板温度３５０℃でＮ２． ＮＨ，、５ｉ
ｔ−１４カスをそれそね、７０．６．６ＳＣＣＭ反応室
に流シフ、反応室の圧力Ｉ Ｔ Ｏｒ ｒｚ ｌ ５１
７カ１００Ｗ（７）条件下でＳｉ〜膜２２を形成する。 ５ｉｏ２膜２３は基板温度４００℃の条件下で通常の５
Ｉ８４と０２カスを用いた熱分解法て形成する。これら
の条件下で形成したＳｉＮ膜２２お・よび５ｉＯ２１ｉ
シ１２３のバッファーＩ−Ｉ Ｆに対するエツチング速
度はそれぞれ約１０ＯＡ／ｍｉｎ、約６０００Ａ／ｍ１
ｎＴ＠す、エツチング選択比は約１７６０となる。次に
８１０４ｇ ２３上にホトレジス）’（ＡＺ１３７０）
を塗布した後、通常のホトプロセスにより、ソース電極
形成部分２４およびドレイン篭１俵形成部分２５−／Ｊ
：Ａ択的に開口したＭｌのホトレジスト層のパターン２
６を形成する（第２１Ｍ＋ （ａ） ）。次にホトレジ
スト１層２６をマスクとしてＣＦ４カスを用いたりアク
ティブスパッタ法によりＳｉＯ，ｊグ２３および５ｉＮ
Ｊｉ＊シ２２をエツチングし、ノースおよびトレインの
動作層２１をＳに出させる。次に音用したＳｉ０膳２３
の側壁に後に蒸着によって形成されるオーミック金仲１
が付着するのを防止、するために、Ｓｉｏ２膜２３の側
壁をバッフ７−ＨＦで例えは約０．２μｍ途択的にウー
イドエソチンクし、た後、第２［１ｔｌ））に４〈すよ
うに（３ａＡｓ！Ｉｊ７Ｉ作層２１とオーミックコンタ
クトを形成する金紐と（７て、例えばＡｕすｅ／Ａｕ２
７全直上からそれぞれ５００人、１ｓｏｏＸ該＋ｊ自序
に蒸沼°１゛る。 次に第２し１（ｃ）に示すように、通常のホトプロセス
によりトレイン電極形ｒＪｙ、部分２５が選択的に開口
した第２のホトレジスＩ−１曽のパターン２８を形成す
る。こ９際、第１のホトレジスト層２６の表面にはりア
クティブスパッタエツチング時に生じた弗素原子を多く
含む変質１層が形成さｎでおり、この変質／−ｔ’Ｈｄ
ＡＺ系レジストの溶剤であるｎ−ブチルア＊ｆ−ト等の
有機彪傳、やＡＺ、ｌ′Ｎレジストの現像液に対して不
溶であるため、第１のホトレジスト層２６は変形するこ
と々〈元のパターンが維持される。ｔた第２のホトレジ
スト；ヴ、：２８は少なくともか一ス電４り形成部分２
４但；］のに−１および第２の絶縁膜の倶国１１ってい
ｔ・ｄ２よく、この工程でのマスク合わせ精度、即ち第
２のホトレジストｊ曽２８の痘１ｉ１合わせ粍゛１ｊ〕
けあ寸り要求されない。 次に一部２ ｐｉ （ｃ） ｖ’−示すように、”０２
Ｖ２３のパターン帖が例えは約１μｍとなるようＧてバ
ッファーＨＦを用いてエツチングする。額に形成ブＳれ
るゲート電榛のゲートに、にこの５ｉｎ２収２３のしぐ
ターン幅で決定される。次に第１および絹２のホト１／
ジス）／ｍ２６，２８をレジスト争Ｉｌ！７１ｒ剤（Ｊ
−Ｊ、００）で除去［２、イ４根洗浄を施した後、ＩＩ
２カス罪［ム）気中で４５０℃、１分１ｇ１程度熱処Ｔ
４ヶ施して低核触抵抗のソース電極２４１、ドレイン電
Ｂｙ、２５１金形成１−る。 次に第２１メ１（ｄ）に示すように電解めっきによシ、
ソースおよびドレイン’１４２４１．２５１上に金のＪ
”めっき層２９を少なくともＳｉｎ、臆２３のイ則壁の
一部が覆われるように形成する。この際Ｓ ！ ０２嘆
２３はめっきの横方向への広がりを規制する働をする。 次に５ｉ０２Ｊｌ呉２３ 、 Ｓｔｌ’ｌ Ｉｌ萼２２
をバッファー１−ＩＦ（Ｊ（Ｆ ： ＮＨ４Ｆ’ ）で
除去したＦｋＸ第２図（ｅ）［示すように鰭出
キ障壁接合をゲート電極に用いたマイクロ波用ＧａＡｓ
ショットキバリア型電界効果トランジｘｐ （（ＪａＡ
ｓ ＭＥ！５ＦＥＴ）（Ｄ、ｔ７＋７トゲート構造に関
する。 ＧａＡ、ｓ ＭＥＳＦＥＴは、Ｓｉバイポーラトランジ
スタの特性限界を打破するマイクロ波トランジスタとし
てすでに集用化されている。このようなマイクロ波にお
いて高利得、高出力でかつ高信頼度のＧａＡｓ ＭＥＳ
ＦＥＴを得るためにはソース抵抗を低減し、ドレイン耐
圧およびゲート逆耐圧を高ぐすることが重要である。通
常、高出力用のＧａＡｓＭＥＳＦＥＴは最小の面積で最
大のゲート幅を達成するため第１図に要部断面図を示す
ようにソース電極ｌおよびドレイン電極２を交互に配電
し、その間にゲート電極３を配置する構造がとられてお
り、ドレインの昼耐圧化は半導体動作層４のゲート電極
３を配置するチャネル部５を’Ｊ）ｉ！り込んだいわゆ
るリセス構造にすることによシ実現されている。なおこ
こで６は半絶縁性基板である。このリセス内でソース抵
抗を最小にし、かつ最大のゲート逆耐圧を得るためには
ゲート電極３を極力ノース電極１ （ｉｌｌ、ｌに寄ぜ
る必要がある。しかしながら従来、ゲート電極３は掘り
込みリフトオフ法即ち、チャネル部５形成ＹＩＸ分の動
作層４上に１μｍあるいはそれ以下の開口部を有するホ
トレジスト層を設け、これをパターニングしてゲート部
に開口部をリセスした後、直上からゲート金属を蒸着し
、ホトレジストを取り除くことにより開口部にゲー）
’に４ｆ３を形成する方法がとられているため、ゲ−）
電４ｉグ３は必然的にリセス部の中央部に位置すること
になる。そのためソース抵抗を低減することが軸、シ２
＜、ｆｆ、た直上からずれた方向でゲート市１極が蒸着
された場合には、ソース電極とドレイン電極が交互に配
（灯されているため、ドレイン電極２側に寄ったゲート
霜、極が１つおきに形成づれでし１いゲート逆耐圧が著
しく低下する。 本発明の目的はソース抵抗の低減とともにゲート逆ｉＮ
ｉ＋ｌ圧の向上を計った電界効果トランジスタを提供す
ることにある。 本発明はノースおよびドレイン旬、極の間に設けられた
半導体基板四部と、この凹部内で＠記ソース電極寄！ｌ
ｌに設けられたゲート電極とを有する構造電界効果トラ
ンジスタを得る。 かかる構造にすれはゲート電極はリセス内にあって、か
つソース電極寄りに設けられているため、ソース抵抗は
小さくかつゲート逆面ｊＦｆは大きくできる。 以下に本発明の実捲例をその好適な製法例とともに図面
を参照して説明する。 本発明の構造は半絶縁性基板上に半導体動作層領域があ
り、該動作層領域上に複数のソース電極とドレイン１−
１極が交互に配置〜され、ソースドレイン電枠間に接合
型のゲート電極を有する電界効果トランジスタの製造に
おいて、前記半導体動作層上に第１の絶縁膜、第１の絶
縁膜よりエツチング速度の大きい第２の絶縁膜を該順序
に形成し、更にその上にソースおよびドレイン電極形成
部分が開口した第１のホトレジスト層全形成する工程、
開口部のｉＵ記第１および第２の絶縁膜をリアクティブ
スパッタエツチングで除去し、さらに化学エツチングで
塾出した前記第２の絶縁膜の側壁を選択的にサイドエツ
チングした後、前記半導体動作層とオーミックコンタク
トを形成する金属を直上より被着する工程、ドレイン電
極形成部分が開口した第２のホトレジスト層を形成した
後、化学エツチングで前記第２の絶縁膜をゲート長に相
当するパターン幅にエツチング処理する工程、前記第１
および第２のホトレジスト階を除去した後、合金化処理
金箔して低接触抵抗のノースおよびドレイン札、極を形
成する工程、電解めっきにより前記ソースおよびドレイ
ン電給、−ヒに金の厚めっき１＠を少なくとも前記第２
の絶縁膜の側壁の一部を覆うように形成した後、前記第
１および第２の絶縁膜を化学エツチングで除去する工程
、露出した前記半導体動作層を化学エツチングで掘り込
んだ後、該半導体動作層とショットキ障壁を形成する金
属を直上より被着することにより、掘シ込み部の中心よ
りソース霜５極側に寄った位置゛、にセルファライン的
にケート電極を形成する工程とを含み得られる。この方
法によれば、ゲート電、極はリセス内のソース電極側に
寄った位置にセルファライン的に形成されるため、ソー
ス抵抗の低減とゲートの高逆劇圧化を同時に図ることが
できる。 以下、本発明の実施例としてＣ−バンドの高出力用Ｇａ
Ａｓ ＭＪ、？５ＦＥＴを例にとシ詳しく凸、明する。 第２図（ａ）〜（ｅ）は本発明の詳細な説明するための
図で、製作工程の要部断面図を示す。第２図（ａ）に示
すように、１ず最初に半絶縁性（ＪａＡｓ基板２０上に
ｎ型０ａＡＳ能４力動作層２１（電子沙度ｎ ”：ｌ
１０”ｔｍ 、 ＪＷ’さｔ ： Ｑ、３ ｐｍ ）
を、：ｃ ヒｐ キンヤル成長させ、その上にプラズマ
ＣＶ Ｉ） Ｓ １１’Ｑｊ’ｙ’％２２、さらにＣＶ
ｌ） ５ｉｎ２膜ン３をそｔｌぞれ約０２ｐｍ、約１ｐ
ｒｎの厚さに形成’−Ｊｌ）。Ｓ ｉ Ｎ、ｌｌｉ；ｆ
２２の形成に際［２ては、バッファーＪｊ、Ｆ □−１
）’ ： ６ Ｎ８４Ｆ ）に対するｓ ｉ０２ Ｈ％
２３ とのエツチング選択比を大きくとる目的から、
−例と［７て基板温度３５０℃でＮ２． ＮＨ，、５ｉ
ｔ−１４カスをそれそね、７０．６．６ＳＣＣＭ反応室
に流シフ、反応室の圧力Ｉ Ｔ Ｏｒ ｒｚ ｌ ５１
７カ１００Ｗ（７）条件下でＳｉ〜膜２２を形成する。 ５ｉｏ２膜２３は基板温度４００℃の条件下で通常の５
Ｉ８４と０２カスを用いた熱分解法て形成する。これら
の条件下で形成したＳｉＮ膜２２お・よび５ｉＯ２１ｉ
シ１２３のバッファーＩ−Ｉ Ｆに対するエツチング速
度はそれぞれ約１０ＯＡ／ｍｉｎ、約６０００Ａ／ｍ１
ｎＴ＠す、エツチング選択比は約１７６０となる。次に
８１０４ｇ ２３上にホトレジス）’（ＡＺ１３７０）
を塗布した後、通常のホトプロセスにより、ソース電極
形成部分２４およびドレイン篭１俵形成部分２５−／Ｊ
：Ａ択的に開口したＭｌのホトレジスト層のパターン２
６を形成する（第２１Ｍ＋ （ａ） ）。次にホトレジ
スト１層２６をマスクとしてＣＦ４カスを用いたりアク
ティブスパッタ法によりＳｉＯ，ｊグ２３および５ｉＮ
Ｊｉ＊シ２２をエツチングし、ノースおよびトレインの
動作層２１をＳに出させる。次に音用したＳｉ０膳２３
の側壁に後に蒸着によって形成されるオーミック金仲１
が付着するのを防止、するために、Ｓｉｏ２膜２３の側
壁をバッフ７−ＨＦで例えは約０．２μｍ途択的にウー
イドエソチンクし、た後、第２［１ｔｌ））に４〈すよ
うに（３ａＡｓ！Ｉｊ７Ｉ作層２１とオーミックコンタ
クトを形成する金紐と（７て、例えばＡｕすｅ／Ａｕ２
７全直上からそれぞれ５００人、１ｓｏｏＸ該＋ｊ自序
に蒸沼°１゛る。 次に第２し１（ｃ）に示すように、通常のホトプロセス
によりトレイン電極形ｒＪｙ、部分２５が選択的に開口
した第２のホトレジスＩ−１曽のパターン２８を形成す
る。こ９際、第１のホトレジスト層２６の表面にはりア
クティブスパッタエツチング時に生じた弗素原子を多く
含む変質１層が形成さｎでおり、この変質／−ｔ’Ｈｄ
ＡＺ系レジストの溶剤であるｎ−ブチルア＊ｆ−ト等の
有機彪傳、やＡＺ、ｌ′Ｎレジストの現像液に対して不
溶であるため、第１のホトレジスト層２６は変形するこ
と々〈元のパターンが維持される。ｔた第２のホトレジ
スト；ヴ、：２８は少なくともか一ス電４り形成部分２
４但；］のに−１および第２の絶縁膜の倶国１１ってい
ｔ・ｄ２よく、この工程でのマスク合わせ精度、即ち第
２のホトレジストｊ曽２８の痘１ｉ１合わせ粍゛１ｊ〕
けあ寸り要求されない。 次に一部２ ｐｉ （ｃ） ｖ’−示すように、”０２
Ｖ２３のパターン帖が例えは約１μｍとなるようＧてバ
ッファーＨＦを用いてエツチングする。額に形成ブＳれ
るゲート電榛のゲートに、にこの５ｉｎ２収２３のしぐ
ターン幅で決定される。次に第１および絹２のホト１／
ジス）／ｍ２６，２８をレジスト争Ｉｌ！７１ｒ剤（Ｊ
−Ｊ、００）で除去［２、イ４根洗浄を施した後、ＩＩ
２カス罪［ム）気中で４５０℃、１分１ｇ１程度熱処Ｔ
４ヶ施して低核触抵抗のソース電極２４１、ドレイン電
Ｂｙ、２５１金形成１−る。 次に第２１メ１（ｄ）に示すように電解めっきによシ、
ソースおよびドレイン’１４２４１．２５１上に金のＪ
”めっき層２９を少なくともＳｉｎ、臆２３のイ則壁の
一部が覆われるように形成する。この際Ｓ ！ ０２嘆
２３はめっきの横方向への広がりを規制する働をする。 次に５ｉ０２Ｊｌ呉２３ 、 Ｓｔｌ’ｌ Ｉｌ萼２２
をバッファー１−ＩＦ（Ｊ（Ｆ ： ＮＨ４Ｆ’ ）で
除去したＦｋＸ第２図（ｅ）［示すように鰭出
【７たＧ
ａＡＳ動作／ｊ’？ ｒ＜ ｕｎ ’ｋ １．Ｇ Ｊ’
Ｃ’４ ：Ｈ２Ｏ。 ： Ｈ２Ｏ糸のエツチング赦を用いて所定のピンチメツ
電圧（〜４Ｖ）が得らｎる壕で掘り込む（リセス形成）
。ここでに約０６μｔｏ ４ｐり込めｉ、ｉ’ ｊｊｌ
ｉ定のピンチオフ′ｆｊ、、圧が得られ２．。＃後に、
ＧａＡｓシυ作層２１とショットキ障壁を形成部る金ｒ
；とし７て、例ズばＴｔ ／Ｐ ｔ／Ａｕ ３０を直上
からそれぞｆ１５００Ａ。 １５００Ａ、３０００Ａバｆｆ１ｌし序に蒸眉マると、
ｋｒ ２図（ｅ）にンドすように開口慴Ｘｆ辿し７てリ
セス部の中ｒ９よりソース電極２４１１ｉ４１に寄っ／
ヒ位餉にセルファライン的Ｃで、ゲート’ｔ、’極３０
】 がセ成もれる。厚めつき層２９上に被雫されたＴｉ
／Ｐｔ／Ａｕ３０ を含めてソースおよびドレイン電
極は栴成されるので、この時点でオフセットゲート構造
Ｏａ Ａ ｓ ＭＥ Ｓ ’Ｊ！’ＥＴの基本構造がで
き上る。 尚以上の実施例ではショットキパリアゲ−１，＝造の（
ＪａＡｓ％、界効果トランジスタについて述べたが、（
ＪａＡ、ｓ以外の半導体を用い１層％、界効果トランジ
スタにも本発明を適用できることに勿論である。 以上述べてきたような０ａＡｓ ＭＥＳＦＥＴの製迄方
法を用いｆＬｌｉ、ゲート矩１極はリセス内のソース′
由７極側に寄った位ひにセル７アライン的に形成される
ため、ソースセ！−（杭の低減とゲートの筒逆１酬王化
を同時に図ることができ、その結果、Ｃ−バンド以上の
高周波においても高利得、商出力でかつ高＠頼度１）
ＧａＡ、ｓ ＩＩＶ：１ＥＳ）’Ｅ’ｌ’を有ることが
可能となった。 次に本発明のりセスゲート構造を得る仙の製法例を第３
図を用いて説明する。 ここでは、半絶縁性基板上に半衿体動作層領域があυ、
該動作層僻域上に複数のソース％、ｕＶとドレイン箱枠
が交互に配置され、ソース・ドレイン電極間に接合型の
ゲート電極を有する１１＝５界効果トランジスタの製造
において、前記半導体Ｉ動作層上ＶＣ第１の絶縁力噂、
第１の絶縁膜よりエツチング速成の小さい第２の絶縁膜
を譲１１俤序に形成し、さらにその上に７−スおよびド
レイン電極形成３１り分が開口したホトレジスト層葡形
成−する工程と、該ホトレジスト層をマスクとり、て前
記ｔへ１および第２の絶縁ル９ｔをリアクテイブスパソ
タエッ・ｆング綻いて化学エツチングで除去［７、サイ
ドエツチングの効曳ｌこより’ｒＪＧ％己ホトレジスト
）妨のパターン１福より第２のポＩＱ ト慎月醋、第１
の４介已＾Ｌ乏月直のｉｌｇ ＆こパターン１鹿が階段
状に狭いＰ縁膜のパターンを形成し、たｒ、臥１１Ｊ妃
半導体ルｈ作層上にマスクとなる第３の産錯−々用ｙを
直上から被層することにより形成１７、前記ホトレジス
ト層を除去することにより、該ホトレジスト上の前記第
３の絶縁膜を同時に除去する工程と、ノース′１セ極形
ｊｊ’ｉ部分が〕゛憚択的・に開口し、たホトレジスト
層を形成し７反後、憚出り、フヒπｆ記半導体ル力作層
を化ｔエツチングで抑り込んてリセスをプどＪｉＳＩ
Ｌ、、該ホトレジスト層を除去後、前記半ｄパ体動作層
とショットキ障壁を形成する金属を１（シ上より抜差す
ることにより、該リセス部の中心よりソース電極形成部
分側に寄っ次位置にセルファライン的にゲート％Ｉ極を
形成する工程と、前昌［，８リセス部およびその近傍を
ホトレジスト層で選択的に被覆した後、前記ゲート金穎
、第１．第２．第３の絶縁膜を化学エツチングで除去し
、（、かる後前記半導体動作層とオーミックコンタクト
を形成する金属を直上より抜屑し、前記ホトレジスト層
を除去後、合金化処理を施して低接触抵抗のソースおよ
びドレイン％ ＆を交互に形成する工程とを含むように
した。 この方法でもゲート箱、極はリセス内のソース電極側に
寄っり位胎にセルファライン的に形成されるため、ノー
ス抵抗の低減とゲートの冒逆耐圧化を同時に図ることが
できる。 以下、こｔＬをＸ−バンドの賃出力用ＧａＡｓＭＥ−８
ＦＥＴを例にとり詳し２く敗、明する。 第３図（ａ）〜（ｆ）は本発明の詳細な説明するための
図で、製作工程の装部断面図を示す。１ず最初に半絶縁
性ＧａＡ、ｓ基板１２０上にｎ型（ＪａＡｓ能！＃動作
層１２１（電子濃度ｎ二１０１７゜−３，厚さｔ ＝
０．８μｍ）をエピタキシャル成長させ、その上に厚さ
約０．３ ｐｍ ｔＤ ＣＶＤ Ｓ ｉＯ，膜１２２、
さらに同じ〈厚さ約０．３μｍのプラズマＣＶＤ ５ｉ
Ｎｉ１２３を形成する。Ｓ＋Ｎ膜１２３の形成に際して
は、後のバッファー）ＩＦ （ＨＦ ： ６ＮＨ４Ｆ
）によるエツチング速成程で側壁部を階段状に形成する
目的から、−例として基板温度２００℃でＮ２． ＮＨ
，、ＳｉＨ４カスをそれぞれ７０．］ ３，４ＳＣＣＭ
反応室に流し、反応室の圧力１ ’ＴＯｒｒ、 ＲＦ霜
方力１００Ｗ条件下でＳｉＮ膜２３を形成する。５ｉｎ
２膜１２２は基板温度４００℃の条件下で通常のＳｉＨ
４と０２カスを用いた熱分解法で形成する。こｔＬらの
条件下では、ＳｉＯ２膜１２２のバッフ−Ｈｌ”でのエ
ツチング速度はＳｉＮ膜】２３に比べ約２倍となる。次
にＳｉＮ膜１２３上に・ホトレジストを塗布した後、通
常のホトプロセスにより、ソース電極形成部分１２４お
よびドレイン電極形成部分１２５がが択的に開口したホ
トレジスト層のパターン１２６を形成する（第３図（ａ
））。 次ＶＣホトレジスト層１２６をマスクとしてＣＦ４カス
を用いたりアクティブスパッタ法により、ＳｉＮｉｌｇ
３および５ｉｎ２膜１２２をエツチングし、動作層１２
１を露出させる。このとき、サイドエツチングはほとん
ど行なわれないため、ＳＩＮ月具１２３およびＳｉｎ、
膜１２２の側壁りほぼ垂直となる。次にＳｉＮｉｌｇ３
が例えば約０．５μＩｎザイドエソチングさ、ｆ′しる
ようにバッファーＨＦを用いてエツチングする。このと
き、５ｉｎ２膜１２２は倍の速さでエツチングが進行す
るため、エツチングさｔ−ｔ ｆｃ （ｉｌｌ Ｋ部の
断ｒＨＩ形状は第３図（ｂ）に示すように階段状となる
。後に形成されるゲート電極のゲート長はここでのサイ
ドエツチング量で決定さノする。？／Ｆ、、に露出した
動作層１２１上にマスクとなる５ｉｎ２膜１２７を約０
３μｍ電子ビーム蒸着法で形成し、リフトオフ即ち、ホ
トレジスト層１２６を除去することにより、ホトレジス
ト層１２６上の５ｉｎ２膜１２７も同時に除去した後、
第３図（Ｃ）に示すように、通常のホトプロセスにより
ソース電極形成部分１２４が選択的に開口したホトレジ
スト層１２８を形成する。この際、ホトレジスト１２８
は少なくともドレイン電極形成部分１２５側の露出した
動作層１２１表面を覆っていればよく、この工程でのマ
スク合わせ精度即ち、ホトレジスト１２８０位愼合わせ
精度はあまり要求されない。次に第３図（ｄ）に示すよ
うに露出したＧａ Ａ ｓ動作Ｍ１２１を５ｉｎ２膜１
．２２，１２７をマスクとしてエツチングし、所定のピ
ンチオフ匍、圧（〜４Ｖ）が得られるまで掘シ込む（リ
セス形成）。 ココーｃｌ−１約０．６μｍ掘シ込めは所定のピンチオ
フ電圧が得られる。次にホトレジスト１２８を除去し、
た後、（１ａＡｓ動作層１２１とショットキ障壁を形成
する金属として例えはＡ、ｔＪ、２９を直上から約０．
５μｍ蒸着すると、第３図（ｄ）に示すように開口部を
通してリセス部の中心よりノース電極形成部１２４側に
寄った位置にセルファライン的ゲート電極２９１が形成
される。次に第３図（ｅ）に示すようにリセス部および
その近傍をホトレジスト層３０で”４ＮＪ４し、Ａｔ
１２９ 全Ｈ３ＰＯ４液テ除去し、さらＶＣｍ４出り、
ｆｃ Ｓ ｉＮ膜］、 ２３．８ ＋Ｏ，ＪＰ、＋ １
２２．Ｉ２７を″ソファーＨＦで除去した後、ＧａＡｓ
ｆ％作層１．２】 とオーミックコンタクトを形成
する金属として、例えばＡｕＧｅ／Ｎｉ１３１を面上か
らそれぞれ８００λ、２００λ該順序に蒸着し、最後に
７オトレジスト３０の除去後、■１２ガス雰囲気中で４
５０℃。 １分間程度熱処理を施して低接触抵抗のソース電極１３
・２．ドレイン電極１３３をリセス外部に交互に形成す
ることにより、第３図（ｆ）に示すようなオフセットゲ
ート構造ＯａＡ、ｓ ＭＥｓ Ｆ’ＥＴの基本構造がで
き上る。 以上、具体的ｆ！れ値をあげて説明して＠だが、製法に
おいではこれらの数値に限定されるものではなく、所望
の傷、性に瓦（じて選択すわ、げよく、例えばＳ ｉＯ
Ｏ１２２２のエツチング速度をＳｉＮ１ｇＢ１２３の３
倍に選べは、ゲート逆耐圧をさらに高くすることがｏＪ
能である。 以上述べてきたように、Ｘ−バンド以上の高周波におい
ても高利得、高出力でかつ商恰５碩度の（）ａ Ａ ｓ
Ｍ ｂ ８ Ｂ 、Ｔｖ Ｔを得ることが可訃とナラ
た。 本発明の構造を得る更に他の製法例を第４図を参照して
説明する。 ここで（ｒ：Ｊ１半絶Ｈ性基板上に半導体動作層領域が
あり、該＠作層領域上に複数のソース電極とドイン電極
が交互に配置され、ソース・ドレイン電極間に接合、型
のゲート電極を有する電界効果トランジスタの製造にお
いて、前記半導体動作層上に第１の絶縁膜を形成し、さ
らにその上にノースおよびドレイン電極形成部分が開口
した第１のホトレジスト層を形成した後、該第１のホト
レジスト層をマスクとして前記第１の絶縁膜をリアクテ
ィブスパッタエツチングで除去し、さらに化学エツチン
グでサイドエツチングを施した後、ｍＪ記第１の絶縁膜
の膜厚と同程度の膜厚の前記動作層とオーミックコンタ
クトを形成する金属を面上より被着し、前記第１のホト
レジストｒ＊＊除去することによシ、該ホトレジスト層
上の前記オーミック金属を除去した後、合金化処理を施
して低接触抵抗のソースおよびドレイン電極を形成する
工程と、全面に前記第１の絶縁膜よシエッチング速度の
小さい第２の絶縁膜を形成し、その上に前記第１の絶縁
膜のパターンの中央よりもソース電極側に寄った位置に
選択的に開口した第２のホトレジスト層を形成した後、
該開口部の前記第２および第１の絶縁膜をリアクティブ
スパッタエツチングで除去し、さらに化午エツチングで
前記第１の絶縁膜を選択的に除去し、捧出し７た前記０
作層を化学エツチングで掘り込んた（１．ｚ ｉｉｉ前
記第２のホトレジスト層を除去し、シ、かる後該動作層
とショットキ障壁を形成する金、骸１を直上より被着す
ることにより、掘り込み部の中ル？よｐソース電極側に
寄った位置にゲート電椅を形成する工程と、前記折り込
み部およびその近傍をが１３のオドレジスト扉１で選択
的に被覆し７た後、前記ゲート金属および第２の絶縁膜
を化学エツチングで選択的に除去する工程とを含むこと
を特徴とする製造方法を用いた。 ここで考えらまた製造法によっても、ゲート電極はりセ
ス内のソース電仲側ＶＣ誓った位置に形成されるため、
ソース抵抗の低減とゲートの高逆耐圧化を同時（て図る
ことができる。寸た、ゲート形成工程はホトレジストを
用いないで、無＋８Ｉ吻の絶縁膜をマスクとして用いる
ため、ケート金属蒸着前の基板の加熱が可能であり、ホ
トレジス）りらの不純物の蒸発もないため、良好なショ
ットキ特性を得ることができる。 以下、この実施例としてＣ−バンドの、湧出刃用（Ｊ
ａ Ａ ｓへＩ １９ Ｓ ｌ” Ｅ ’１’を例にと
り詳しく欣明する。 第４し１（ａ）〜（ｇ）は本発明の詳細な説明するため
の図で、裏作工程における装部Ｖ、゛「面図を示す。 第４図（ａ） ｋこ示すように、Ｘ−ｊカン初に半絶蘇
性ＧａＡ、ｓ基４反３２０上Ｋｎ型（ＪａＡｓ能ルυ１
助作層動作１（”ｆｊｊ 子＆９ｍ ｎ 二＝＝ゴ
１ （’）”ｃｎ＋ ”、 ノｆ−’ｉｇｉ
＝：Ｑ、５ｐｒｎ） イｒ二エビタキンヤルノシレ
１長いぜ、その上ＱてＣＶＤ８１０２％１３２２ケら１
団は０３Ｆ口ｌの厚さＦＣ形成、する。１人に５ｉ０２
ｖ３２２十にホトレジストをＧ３布しｆｒｒｌ−１通営
のホトプロセス（Ｃより、ノース市修形成部分３２二３
およびドレイン電極形成部分３２４７）Ｌ選択的に開口
したポトレジス増３２５ケ形成する（第４図（ａ））。 次にホトレジス） ＩＷ ３２５をマスクとし−ｒ＝ｃ
Ｆ４カスを用いたりアクティブスパッタ法によりＳｉｎ
、膜３２２合エンプーングし７、動作バ勇３２１を・露
出さぜる。この除、リフ、クチイブスパッタエツチング
は異方性エツチングのため、ホトレジスト層３２５のパ
ターンとｔｌは′同じパターンが５１０２Ｂｉ３２２の
ツイドエツブーング拐が月ｆ、″、、の上／ｆＩＴ！１
′１で異なり、パターン寸法の開側１性、再おｊ、性に
欠けるので好ましくない。次に、後Ｖ仁蒸着によって形
成されるオーミック笠属のリフトオフを￥１易にするプ
こめｆＣＣ出出、１で５ｉ０２ＩＩい３２２の仰ｉａｒ
をノくソせァ−１甘”で例えは０．５μロ１程度サイド
エッチングシ２１辷転ｂ ４ 図（ｂ） ｖｃ示すよう
にＱａＡｓｉ、ｇ作層３２１とメーミックコンタクト分
彫成する（：粕として、例２ばＡｕＧｅ／八ｕ３２へを
Ｓ ｉＯ，１４４３２２と１司４尾度の厚さ、即ち約Ｑ
、３）ｕｎの厚さＩｆＣ１ｆ１上からのＭ４茄゛によっ
て形成する。この臣、８３１０７％４３２２とオーミッ
ク＠属３２６のハば厚ケ回桟度にするととシ（より、後
のゲート用レジストパターン形成の際レジスト塗布厚が
平坦化壊れるため、均一なゲートノくソースの形成が可
能となる。次Ｖごホトレジスト層３２５を除去すること
にＪ：す、ホトレジスト３２５上のＡｕ０ｅ／八ｕ３２
６も同時に除去１７たし２′：、Ｉ１２カス雰囲気中で
４５０℃、１分１１１１程紋熱処理を！准して低接触抵
抗のソース嶌（ｉへ３３１、トレイン１ｂ、４＆３４１
を形成する。次に第４図（Ｃ）に示すように、全５ｒ）
ＩｃプラズマＣＶＤ法によるＳｉＮ膜３２７を例えば約
０４μｍ形成しｆｃ（１１，５ｉｎ２膜３２２のパター
ンの中央よシンース電＆３３１側Ｖζ、寄った位置のゲ
ート電極形成部分３２８が選択的に開口したホトレジス
ト層３２９を形成する。ＳｉＮ膜３２７の形成に際して
は、バッファー１（Ｆ （１”ｉＦ ： ６Ｎｌ−４４
Ｆ ）における８１０２膜３２２とのエツチング選択比
を犬きくとる目的から、−例として基板温度３５０℃で
Ｎ、、 ＮＨ３゜ＳｉＨ４ガスをそれぞれ７０．６，６
ＳＣＣＭ反応室にＨ，Ｌ、反応室の圧力Ｉ Ｔｏｒｒ
、 ）＜Ｆ 電力１００Ｗの榮件下でＳｉＮ膜３２７を
形成する。この峰件下では、５ｉｎ２暎３２２のバッフ
ァーＨＦでの１ツチ７グ速度はＳｉＮ膜３２７に比べ約
６０倍となる。次に第４図（ｄ）に示すようにホトレジ
スト層３２９をマスクとしてＣＦ４カスを用いたりアク
ティブスパッタ法により、８ｉＮ膜３２７および８ｉ０
．膜３２２をエツチングし、さらにバッファーＨＦを用
いて８ｉ０２膜３２２のみを選択的に除去する。次にホ
トレジスト層３２９を除去した後、第４図（ｅ）に示す
ようにＳｉＮ％３２７をマスクとして露出し７（ＧａＡ
ｓ動作層３２１をＨ，ＰＯ４： Ｈ，０，：、Ｈ２０溶
液でエツチングし、所定のピンチオフ電圧（〜４ｖ）が
得られる甘で掘り込む（リセス形成）。ここでは約０．
４μｍ掘り込めば所定のピンチオフ電圧が得られる。次
にＧａＡｓ動作７＠３２１とショットキ障壁を形成する
金属として例えばＡｔ３３０をｙ上から約０．５μｍ蒸
着すると、第４図（ｅ）に示すように開口部をクチし、
てリセス部の中心よりソース１ｉ極３３１側に寄った位
ｗにゲート形成時３０１が形成される。最後に第４図（
ｆ） Ｋ示すようにリセス部およびその近傍をホトレジ
スト層３３１でφい、Ａ７．３３０をＨ３ＰＯ４液でエ
ツチングし、さらに露出した８ｉＮ膜３２７をノ（ラフ
７−４：ｌＦで除去した後、ホトレジスト層３３１を除
去することにより、第４図（ｇ）に示すようなオフセッ
トゲート構造ＧａＡｓ１νＩＥＳＦＥＴの基本構造がで
き上る。 以上述べてきたような製造方法を用いれば、ＳｉＮ膜が
ゲート形成時のマスクとなるため、ゲート金属蒸着前に
充分な温度での基板の加熱が可能であり、従来のような
ホトレジストからの不純物の蒸発、汚染もないため、良
好なショットキ特性が再現性よく得られるばかりでなく
、ソースおよびドレイン’［ｈ、＆に対してリセス部が
セルファライン的に形成できるため、特性の均一化、歩
留りの向上を図ることができ、さらにゲート電極はリセ
ス内のノース箪極側に寄った位置に形成されるため、ソ
ース抵抗の低減とゲートの高逆馴圧化を同時に図ること
ができ、その結果、Ｃ−バンド以上の高周波においても
高利得、高出力でかつ高信頼１ｔのＧａＡｓ Ｍ ＥＳ
ＦＥＴを得ることができた。
ａＡＳ動作／ｊ’？ ｒ＜ ｕｎ ’ｋ １．Ｇ Ｊ’
Ｃ’４ ：Ｈ２Ｏ。 ： Ｈ２Ｏ糸のエツチング赦を用いて所定のピンチメツ
電圧（〜４Ｖ）が得らｎる壕で掘り込む（リセス形成）
。ここでに約０６μｔｏ ４ｐり込めｉ、ｉ’ ｊｊｌ
ｉ定のピンチオフ′ｆｊ、、圧が得られ２．。＃後に、
ＧａＡｓシυ作層２１とショットキ障壁を形成部る金ｒ
；とし７て、例ズばＴｔ ／Ｐ ｔ／Ａｕ ３０を直上
からそれぞｆ１５００Ａ。 １５００Ａ、３０００Ａバｆｆ１ｌし序に蒸眉マると、
ｋｒ ２図（ｅ）にンドすように開口慴Ｘｆ辿し７てリ
セス部の中ｒ９よりソース電極２４１１ｉ４１に寄っ／
ヒ位餉にセルファライン的Ｃで、ゲート’ｔ、’極３０
】 がセ成もれる。厚めつき層２９上に被雫されたＴｉ
／Ｐｔ／Ａｕ３０ を含めてソースおよびドレイン電
極は栴成されるので、この時点でオフセットゲート構造
Ｏａ Ａ ｓ ＭＥ Ｓ ’Ｊ！’ＥＴの基本構造がで
き上る。 尚以上の実施例ではショットキパリアゲ−１，＝造の（
ＪａＡｓ％、界効果トランジスタについて述べたが、（
ＪａＡ、ｓ以外の半導体を用い１層％、界効果トランジ
スタにも本発明を適用できることに勿論である。 以上述べてきたような０ａＡｓ ＭＥＳＦＥＴの製迄方
法を用いｆＬｌｉ、ゲート矩１極はリセス内のソース′
由７極側に寄った位ひにセル７アライン的に形成される
ため、ソースセ！−（杭の低減とゲートの筒逆１酬王化
を同時に図ることができ、その結果、Ｃ−バンド以上の
高周波においても高利得、商出力でかつ高＠頼度１）
ＧａＡ、ｓ ＩＩＶ：１ＥＳ）’Ｅ’ｌ’を有ることが
可能となった。 次に本発明のりセスゲート構造を得る仙の製法例を第３
図を用いて説明する。 ここでは、半絶縁性基板上に半衿体動作層領域があυ、
該動作層僻域上に複数のソース％、ｕＶとドレイン箱枠
が交互に配置され、ソース・ドレイン電極間に接合型の
ゲート電極を有する１１＝５界効果トランジスタの製造
において、前記半導体Ｉ動作層上ＶＣ第１の絶縁力噂、
第１の絶縁膜よりエツチング速成の小さい第２の絶縁膜
を譲１１俤序に形成し、さらにその上に７−スおよびド
レイン電極形成３１り分が開口したホトレジスト層葡形
成−する工程と、該ホトレジスト層をマスクとり、て前
記ｔへ１および第２の絶縁ル９ｔをリアクテイブスパソ
タエッ・ｆング綻いて化学エツチングで除去［７、サイ
ドエツチングの効曳ｌこより’ｒＪＧ％己ホトレジスト
）妨のパターン１福より第２のポＩＱ ト慎月醋、第１
の４介已＾Ｌ乏月直のｉｌｇ ＆こパターン１鹿が階段
状に狭いＰ縁膜のパターンを形成し、たｒ、臥１１Ｊ妃
半導体ルｈ作層上にマスクとなる第３の産錯−々用ｙを
直上から被層することにより形成１７、前記ホトレジス
ト層を除去することにより、該ホトレジスト上の前記第
３の絶縁膜を同時に除去する工程と、ノース′１セ極形
ｊｊ’ｉ部分が〕゛憚択的・に開口し、たホトレジスト
層を形成し７反後、憚出り、フヒπｆ記半導体ル力作層
を化ｔエツチングで抑り込んてリセスをプどＪｉＳＩ
Ｌ、、該ホトレジスト層を除去後、前記半ｄパ体動作層
とショットキ障壁を形成する金属を１（シ上より抜差す
ることにより、該リセス部の中心よりソース電極形成部
分側に寄っ次位置にセルファライン的にゲート％Ｉ極を
形成する工程と、前昌［，８リセス部およびその近傍を
ホトレジスト層で選択的に被覆した後、前記ゲート金穎
、第１．第２．第３の絶縁膜を化学エツチングで除去し
、（、かる後前記半導体動作層とオーミックコンタクト
を形成する金属を直上より抜屑し、前記ホトレジスト層
を除去後、合金化処理を施して低接触抵抗のソースおよ
びドレイン％ ＆を交互に形成する工程とを含むように
した。 この方法でもゲート箱、極はリセス内のソース電極側に
寄っり位胎にセルファライン的に形成されるため、ノー
ス抵抗の低減とゲートの冒逆耐圧化を同時に図ることが
できる。 以下、こｔＬをＸ−バンドの賃出力用ＧａＡｓＭＥ−８
ＦＥＴを例にとり詳し２く敗、明する。 第３図（ａ）〜（ｆ）は本発明の詳細な説明するための
図で、製作工程の装部断面図を示す。１ず最初に半絶縁
性ＧａＡ、ｓ基板１２０上にｎ型（ＪａＡｓ能！＃動作
層１２１（電子濃度ｎ二１０１７゜−３，厚さｔ ＝
０．８μｍ）をエピタキシャル成長させ、その上に厚さ
約０．３ ｐｍ ｔＤ ＣＶＤ Ｓ ｉＯ，膜１２２、
さらに同じ〈厚さ約０．３μｍのプラズマＣＶＤ ５ｉ
Ｎｉ１２３を形成する。Ｓ＋Ｎ膜１２３の形成に際して
は、後のバッファー）ＩＦ （ＨＦ ： ６ＮＨ４Ｆ
）によるエツチング速成程で側壁部を階段状に形成する
目的から、−例として基板温度２００℃でＮ２． ＮＨ
，、ＳｉＨ４カスをそれぞれ７０．］ ３，４ＳＣＣＭ
反応室に流し、反応室の圧力１ ’ＴＯｒｒ、 ＲＦ霜
方力１００Ｗ条件下でＳｉＮ膜２３を形成する。５ｉｎ
２膜１２２は基板温度４００℃の条件下で通常のＳｉＨ
４と０２カスを用いた熱分解法で形成する。こｔＬらの
条件下では、ＳｉＯ２膜１２２のバッフ−Ｈｌ”でのエ
ツチング速度はＳｉＮ膜】２３に比べ約２倍となる。次
にＳｉＮ膜１２３上に・ホトレジストを塗布した後、通
常のホトプロセスにより、ソース電極形成部分１２４お
よびドレイン電極形成部分１２５がが択的に開口したホ
トレジスト層のパターン１２６を形成する（第３図（ａ
））。 次ＶＣホトレジスト層１２６をマスクとしてＣＦ４カス
を用いたりアクティブスパッタ法により、ＳｉＮｉｌｇ
３および５ｉｎ２膜１２２をエツチングし、動作層１２
１を露出させる。このとき、サイドエツチングはほとん
ど行なわれないため、ＳＩＮ月具１２３およびＳｉｎ、
膜１２２の側壁りほぼ垂直となる。次にＳｉＮｉｌｇ３
が例えば約０．５μＩｎザイドエソチングさ、ｆ′しる
ようにバッファーＨＦを用いてエツチングする。このと
き、５ｉｎ２膜１２２は倍の速さでエツチングが進行す
るため、エツチングさｔ−ｔ ｆｃ （ｉｌｌ Ｋ部の
断ｒＨＩ形状は第３図（ｂ）に示すように階段状となる
。後に形成されるゲート電極のゲート長はここでのサイ
ドエツチング量で決定さノする。？／Ｆ、、に露出した
動作層１２１上にマスクとなる５ｉｎ２膜１２７を約０
３μｍ電子ビーム蒸着法で形成し、リフトオフ即ち、ホ
トレジスト層１２６を除去することにより、ホトレジス
ト層１２６上の５ｉｎ２膜１２７も同時に除去した後、
第３図（Ｃ）に示すように、通常のホトプロセスにより
ソース電極形成部分１２４が選択的に開口したホトレジ
スト層１２８を形成する。この際、ホトレジスト１２８
は少なくともドレイン電極形成部分１２５側の露出した
動作層１２１表面を覆っていればよく、この工程でのマ
スク合わせ精度即ち、ホトレジスト１２８０位愼合わせ
精度はあまり要求されない。次に第３図（ｄ）に示すよ
うに露出したＧａ Ａ ｓ動作Ｍ１２１を５ｉｎ２膜１
．２２，１２７をマスクとしてエツチングし、所定のピ
ンチオフ匍、圧（〜４Ｖ）が得られるまで掘シ込む（リ
セス形成）。 ココーｃｌ−１約０．６μｍ掘シ込めは所定のピンチオ
フ電圧が得られる。次にホトレジスト１２８を除去し、
た後、（１ａＡｓ動作層１２１とショットキ障壁を形成
する金属として例えはＡ、ｔＪ、２９を直上から約０．
５μｍ蒸着すると、第３図（ｄ）に示すように開口部を
通してリセス部の中心よりノース電極形成部１２４側に
寄った位置にセルファライン的ゲート電極２９１が形成
される。次に第３図（ｅ）に示すようにリセス部および
その近傍をホトレジスト層３０で”４ＮＪ４し、Ａｔ
１２９ 全Ｈ３ＰＯ４液テ除去し、さらＶＣｍ４出り、
ｆｃ Ｓ ｉＮ膜］、 ２３．８ ＋Ｏ，ＪＰ、＋ １
２２．Ｉ２７を″ソファーＨＦで除去した後、ＧａＡｓ
ｆ％作層１．２】 とオーミックコンタクトを形成
する金属として、例えばＡｕＧｅ／Ｎｉ１３１を面上か
らそれぞれ８００λ、２００λ該順序に蒸着し、最後に
７オトレジスト３０の除去後、■１２ガス雰囲気中で４
５０℃。 １分間程度熱処理を施して低接触抵抗のソース電極１３
・２．ドレイン電極１３３をリセス外部に交互に形成す
ることにより、第３図（ｆ）に示すようなオフセットゲ
ート構造ＯａＡ、ｓ ＭＥｓ Ｆ’ＥＴの基本構造がで
き上る。 以上、具体的ｆ！れ値をあげて説明して＠だが、製法に
おいではこれらの数値に限定されるものではなく、所望
の傷、性に瓦（じて選択すわ、げよく、例えばＳ ｉＯ
Ｏ１２２２のエツチング速度をＳｉＮ１ｇＢ１２３の３
倍に選べは、ゲート逆耐圧をさらに高くすることがｏＪ
能である。 以上述べてきたように、Ｘ−バンド以上の高周波におい
ても高利得、高出力でかつ商恰５碩度の（）ａ Ａ ｓ
Ｍ ｂ ８ Ｂ 、Ｔｖ Ｔを得ることが可訃とナラ
た。 本発明の構造を得る更に他の製法例を第４図を参照して
説明する。 ここで（ｒ：Ｊ１半絶Ｈ性基板上に半導体動作層領域が
あり、該＠作層領域上に複数のソース電極とドイン電極
が交互に配置され、ソース・ドレイン電極間に接合、型
のゲート電極を有する電界効果トランジスタの製造にお
いて、前記半導体動作層上に第１の絶縁膜を形成し、さ
らにその上にノースおよびドレイン電極形成部分が開口
した第１のホトレジスト層を形成した後、該第１のホト
レジスト層をマスクとして前記第１の絶縁膜をリアクテ
ィブスパッタエツチングで除去し、さらに化学エツチン
グでサイドエツチングを施した後、ｍＪ記第１の絶縁膜
の膜厚と同程度の膜厚の前記動作層とオーミックコンタ
クトを形成する金属を面上より被着し、前記第１のホト
レジストｒ＊＊除去することによシ、該ホトレジスト層
上の前記オーミック金属を除去した後、合金化処理を施
して低接触抵抗のソースおよびドレイン電極を形成する
工程と、全面に前記第１の絶縁膜よシエッチング速度の
小さい第２の絶縁膜を形成し、その上に前記第１の絶縁
膜のパターンの中央よりもソース電極側に寄った位置に
選択的に開口した第２のホトレジスト層を形成した後、
該開口部の前記第２および第１の絶縁膜をリアクティブ
スパッタエツチングで除去し、さらに化午エツチングで
前記第１の絶縁膜を選択的に除去し、捧出し７た前記０
作層を化学エツチングで掘り込んた（１．ｚ ｉｉｉ前
記第２のホトレジスト層を除去し、シ、かる後該動作層
とショットキ障壁を形成する金、骸１を直上より被着す
ることにより、掘り込み部の中ル？よｐソース電極側に
寄った位置にゲート電椅を形成する工程と、前記折り込
み部およびその近傍をが１３のオドレジスト扉１で選択
的に被覆し７た後、前記ゲート金属および第２の絶縁膜
を化学エツチングで選択的に除去する工程とを含むこと
を特徴とする製造方法を用いた。 ここで考えらまた製造法によっても、ゲート電極はりセ
ス内のソース電仲側ＶＣ誓った位置に形成されるため、
ソース抵抗の低減とゲートの高逆耐圧化を同時（て図る
ことができる。寸た、ゲート形成工程はホトレジストを
用いないで、無＋８Ｉ吻の絶縁膜をマスクとして用いる
ため、ケート金属蒸着前の基板の加熱が可能であり、ホ
トレジス）りらの不純物の蒸発もないため、良好なショ
ットキ特性を得ることができる。 以下、この実施例としてＣ−バンドの、湧出刃用（Ｊ
ａ Ａ ｓへＩ １９ Ｓ ｌ” Ｅ ’１’を例にと
り詳しく欣明する。 第４し１（ａ）〜（ｇ）は本発明の詳細な説明するため
の図で、裏作工程における装部Ｖ、゛「面図を示す。 第４図（ａ） ｋこ示すように、Ｘ−ｊカン初に半絶蘇
性ＧａＡ、ｓ基４反３２０上Ｋｎ型（ＪａＡｓ能ルυ１
助作層動作１（”ｆｊｊ 子＆９ｍ ｎ 二＝＝ゴ
１ （’）”ｃｎ＋ ”、 ノｆ−’ｉｇｉ
＝：Ｑ、５ｐｒｎ） イｒ二エビタキンヤルノシレ
１長いぜ、その上ＱてＣＶＤ８１０２％１３２２ケら１
団は０３Ｆ口ｌの厚さＦＣ形成、する。１人に５ｉ０２
ｖ３２２十にホトレジストをＧ３布しｆｒｒｌ−１通営
のホトプロセス（Ｃより、ノース市修形成部分３２二３
およびドレイン電極形成部分３２４７）Ｌ選択的に開口
したポトレジス増３２５ケ形成する（第４図（ａ））。 次にホトレジス） ＩＷ ３２５をマスクとし−ｒ＝ｃ
Ｆ４カスを用いたりアクティブスパッタ法によりＳｉｎ
、膜３２２合エンプーングし７、動作バ勇３２１を・露
出さぜる。この除、リフ、クチイブスパッタエツチング
は異方性エツチングのため、ホトレジスト層３２５のパ
ターンとｔｌは′同じパターンが５１０２Ｂｉ３２２の
ツイドエツブーング拐が月ｆ、″、、の上／ｆＩＴ！１
′１で異なり、パターン寸法の開側１性、再おｊ、性に
欠けるので好ましくない。次に、後Ｖ仁蒸着によって形
成されるオーミック笠属のリフトオフを￥１易にするプ
こめｆＣＣ出出、１で５ｉ０２ＩＩい３２２の仰ｉａｒ
をノくソせァ−１甘”で例えは０．５μロ１程度サイド
エッチングシ２１辷転ｂ ４ 図（ｂ） ｖｃ示すよう
にＱａＡｓｉ、ｇ作層３２１とメーミックコンタクト分
彫成する（：粕として、例２ばＡｕＧｅ／八ｕ３２へを
Ｓ ｉＯ，１４４３２２と１司４尾度の厚さ、即ち約Ｑ
、３）ｕｎの厚さＩｆＣ１ｆ１上からのＭ４茄゛によっ
て形成する。この臣、８３１０７％４３２２とオーミッ
ク＠属３２６のハば厚ケ回桟度にするととシ（より、後
のゲート用レジストパターン形成の際レジスト塗布厚が
平坦化壊れるため、均一なゲートノくソースの形成が可
能となる。次Ｖごホトレジスト層３２５を除去すること
にＪ：す、ホトレジスト３２５上のＡｕ０ｅ／八ｕ３２
６も同時に除去１７たし２′：、Ｉ１２カス雰囲気中で
４５０℃、１分１１１１程紋熱処理を！准して低接触抵
抗のソース嶌（ｉへ３３１、トレイン１ｂ、４＆３４１
を形成する。次に第４図（Ｃ）に示すように、全５ｒ）
ＩｃプラズマＣＶＤ法によるＳｉＮ膜３２７を例えば約
０４μｍ形成しｆｃ（１１，５ｉｎ２膜３２２のパター
ンの中央よシンース電＆３３１側Ｖζ、寄った位置のゲ
ート電極形成部分３２８が選択的に開口したホトレジス
ト層３２９を形成する。ＳｉＮ膜３２７の形成に際して
は、バッファー１（Ｆ （１”ｉＦ ： ６Ｎｌ−４４
Ｆ ）における８１０２膜３２２とのエツチング選択比
を犬きくとる目的から、−例として基板温度３５０℃で
Ｎ、、 ＮＨ３゜ＳｉＨ４ガスをそれぞれ７０．６，６
ＳＣＣＭ反応室にＨ，Ｌ、反応室の圧力Ｉ Ｔｏｒｒ
、 ）＜Ｆ 電力１００Ｗの榮件下でＳｉＮ膜３２７を
形成する。この峰件下では、５ｉｎ２暎３２２のバッフ
ァーＨＦでの１ツチ７グ速度はＳｉＮ膜３２７に比べ約
６０倍となる。次に第４図（ｄ）に示すようにホトレジ
スト層３２９をマスクとしてＣＦ４カスを用いたりアク
ティブスパッタ法により、８ｉＮ膜３２７および８ｉ０
．膜３２２をエツチングし、さらにバッファーＨＦを用
いて８ｉ０２膜３２２のみを選択的に除去する。次にホ
トレジスト層３２９を除去した後、第４図（ｅ）に示す
ようにＳｉＮ％３２７をマスクとして露出し７（ＧａＡ
ｓ動作層３２１をＨ，ＰＯ４： Ｈ，０，：、Ｈ２０溶
液でエツチングし、所定のピンチオフ電圧（〜４ｖ）が
得られる甘で掘り込む（リセス形成）。ここでは約０．
４μｍ掘り込めば所定のピンチオフ電圧が得られる。次
にＧａＡｓ動作７＠３２１とショットキ障壁を形成する
金属として例えばＡｔ３３０をｙ上から約０．５μｍ蒸
着すると、第４図（ｅ）に示すように開口部をクチし、
てリセス部の中心よりソース１ｉ極３３１側に寄った位
ｗにゲート形成時３０１が形成される。最後に第４図（
ｆ） Ｋ示すようにリセス部およびその近傍をホトレジ
スト層３３１でφい、Ａ７．３３０をＨ３ＰＯ４液でエ
ツチングし、さらに露出した８ｉＮ膜３２７をノ（ラフ
７−４：ｌＦで除去した後、ホトレジスト層３３１を除
去することにより、第４図（ｇ）に示すようなオフセッ
トゲート構造ＧａＡｓ１νＩＥＳＦＥＴの基本構造がで
き上る。 以上述べてきたような製造方法を用いれば、ＳｉＮ膜が
ゲート形成時のマスクとなるため、ゲート金属蒸着前に
充分な温度での基板の加熱が可能であり、従来のような
ホトレジストからの不純物の蒸発、汚染もないため、良
好なショットキ特性が再現性よく得られるばかりでなく
、ソースおよびドレイン’［ｈ、＆に対してリセス部が
セルファライン的に形成できるため、特性の均一化、歩
留りの向上を図ることができ、さらにゲート電極はリセ
ス内のノース箪極側に寄った位置に形成されるため、ソ
ース抵抗の低減とゲートの高逆馴圧化を同時に図ること
ができ、その結果、Ｃ−バンド以上の高周波においても
高利得、高出力でかつ高信頼１ｔのＧａＡｓ Ｍ ＥＳ
ＦＥＴを得ることができた。
第１図は従来の高出力用ＧａＡｓＭＥＳＦＥＴの構造を
示す要部断面図で、１はソース電極、２はドレイン電極
、３はゲート電極、４は半導体動作層、５はチャネル部
、６は半絶縁性基板を示す。 第２図（ａ）〜（ｅ）は本発明の一笑施例を説明するた
めの図で、主要工程における素子の要部断面である。図
において、２０は半絶縁性ＧａＡ ｓ基板、２１はｎ
２！！！ ＧａＡｓ能＠動作層、２２ＵＳｉＮ膜、２３
は５ｉｎ２膜、２４はソース電極形成部分、２５けドレ
イン電極形成部分、２６．２８はホトレシス） 層、２
７はＡ、ｕＧｅ／Ａｕ、２９？１金の埠めっき層、３０
はＴｉ／Ｐｔ／Ａｕ 、 ２４１ 、２５’ｌ お
よヒ３０１ ｉｄ、それぞれソース、ドレインおよびゲ
ート電極を示す。 第３図（ａ）〜（ｆ）は本発明の他の実施例を説、明す
るための図で主要工程における素子の要部断面である。 図において、１２０は半絶縁性ＧａＡｓ基板、１２１ｕ
ｌすＧ ａ Ａ、ｓ能動動作層、１２２はＣＶＤ５ｉＯ
２ｊｐ、１２３ ｉｊ ７’ ラ／（マＣＶＤ５ ｉＮ
１ｌｊｉ、、１２４および１２５はそれぞれソースお
よびドレイン電極形成部分、１２６．１２Ｆ（，１３０
はホトレジスト層、１２７は蒸着で形成した５ｉ０２１
１！、１２９ｆｉＡＡ、１３０はＡｕＧｅ／Ｎｉ、
１３２．１３３はそれぞれノースおよびドレイン電極を
示す。 第４図（ａ）〜（ｇ）は不ヴヘ明のさＩ−）に他の実施
例を説明するための図で、主要工程における素子の要部
断面図である。 図に、おいて、３２０は半絶縁性ＧａＡｓ基板、３２１
はｎ型ＧａＡｓ能動動作層、３２２はＣＶＤ５ｉＯ７Ｂ
ｒＪ、３２３ 、３２４ ｔｄソｔＬ−’ｔ’ｎ ：／
−スオＡＵドレイン電極形成部分、３２５，３２９．３
３１はホトレジスト層、３２６ ｆｄＡｕｏｅ／Ａｕ、
３２７はプラズマＣＶＩ）ＳｉＮ膜、３２８はゲート
電極形成部分、３３０はＡ４３３１．３４１および３０
１はそれぞれノース、ドレインおよびゲート電極を示す
。 代理人 弁アＴ１士 内 原 晋（ｉ”、’：’
、ｉ’、””−、’＜：’＞（Δ −
＼ （〕 ＋−ゝ ＼し手続補正書（自
発） 特許庁長官 殿 １、事件の表示 昭和５８年特 許 願第９８８４
３号２、発明の名称 電界効果トランジスタ３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁月３７番８号 住人三田
ビルに璽へ ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６ 補正の内容 明細書第２０頁の「パターンがＪと「５ｉＯｚＪとの間
にｌ−８ｉ０ｚ膜３２２に形成されるが、化学エツチン
グは等方性エツチングのため」を挿入し１す。
示す要部断面図で、１はソース電極、２はドレイン電極
、３はゲート電極、４は半導体動作層、５はチャネル部
、６は半絶縁性基板を示す。 第２図（ａ）〜（ｅ）は本発明の一笑施例を説明するた
めの図で、主要工程における素子の要部断面である。図
において、２０は半絶縁性ＧａＡ ｓ基板、２１はｎ
２！！！ ＧａＡｓ能＠動作層、２２ＵＳｉＮ膜、２３
は５ｉｎ２膜、２４はソース電極形成部分、２５けドレ
イン電極形成部分、２６．２８はホトレシス） 層、２
７はＡ、ｕＧｅ／Ａｕ、２９？１金の埠めっき層、３０
はＴｉ／Ｐｔ／Ａｕ 、 ２４１ 、２５’ｌ お
よヒ３０１ ｉｄ、それぞれソース、ドレインおよびゲ
ート電極を示す。 第３図（ａ）〜（ｆ）は本発明の他の実施例を説、明す
るための図で主要工程における素子の要部断面である。 図において、１２０は半絶縁性ＧａＡｓ基板、１２１ｕ
ｌすＧ ａ Ａ、ｓ能動動作層、１２２はＣＶＤ５ｉＯ
２ｊｐ、１２３ ｉｊ ７’ ラ／（マＣＶＤ５ ｉＮ
１ｌｊｉ、、１２４および１２５はそれぞれソースお
よびドレイン電極形成部分、１２６．１２Ｆ（，１３０
はホトレジスト層、１２７は蒸着で形成した５ｉ０２１
１！、１２９ｆｉＡＡ、１３０はＡｕＧｅ／Ｎｉ、
１３２．１３３はそれぞれノースおよびドレイン電極を
示す。 第４図（ａ）〜（ｇ）は不ヴヘ明のさＩ−）に他の実施
例を説明するための図で、主要工程における素子の要部
断面図である。 図に、おいて、３２０は半絶縁性ＧａＡｓ基板、３２１
はｎ型ＧａＡｓ能動動作層、３２２はＣＶＤ５ｉＯ７Ｂ
ｒＪ、３２３ 、３２４ ｔｄソｔＬ−’ｔ’ｎ ：／
−スオＡＵドレイン電極形成部分、３２５，３２９．３
３１はホトレジスト層、３２６ ｆｄＡｕｏｅ／Ａｕ、
３２７はプラズマＣＶＩ）ＳｉＮ膜、３２８はゲート
電極形成部分、３３０はＡ４３３１．３４１および３０
１はそれぞれノース、ドレインおよびゲート電極を示す
。 代理人 弁アＴ１士 内 原 晋（ｉ”、’：’
、ｉ’、””−、’＜：’＞（Δ −
＼ （〕 ＋−ゝ ＼し手続補正書（自
発） 特許庁長官 殿 １、事件の表示 昭和５８年特 許 願第９８８４
３号２、発明の名称 電界効果トランジスタ３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁月３７番８号 住人三田
ビルに璽へ ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６ 補正の内容 明細書第２０頁の「パターンがＪと「５ｉＯｚＪとの間
にｌ−８ｉ０ｚ膜３２２に形成されるが、化学エツチン
グは等方性エツチングのため」を挿入し１す。
Claims (1)
- 半導体基板上に設けられたソース電極およびドレイン電
極と、これらノース電極とドレイン電極との間の前記半
導体基板に形成さ７′Ｖた凹部と、この凹部内にあって
かつ前記ソース電極寄に形成されたゲート電極とを有す
ることを％徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098843A JPS59224175A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098843A JPS59224175A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224175A true JPS59224175A (ja) | 1984-12-17 |
Family
ID=14230531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098843A Pending JPS59224175A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990973A (en) * | 1987-12-28 | 1991-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of producing an MMIC and the integrated circuit produced thereby |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112759A (en) * | 1980-02-08 | 1981-09-05 | Nec Corp | Formation of gate electrode |
| JPS57104267A (en) * | 1980-12-19 | 1982-06-29 | Matsushita Electronics Corp | Manufacture of semiconductor device |
-
1983
- 1983-06-03 JP JP58098843A patent/JPS59224175A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112759A (en) * | 1980-02-08 | 1981-09-05 | Nec Corp | Formation of gate electrode |
| JPS57104267A (en) * | 1980-12-19 | 1982-06-29 | Matsushita Electronics Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990973A (en) * | 1987-12-28 | 1991-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of producing an MMIC and the integrated circuit produced thereby |
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