JPH08306708A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08306708A JPH08306708A JP11088595A JP11088595A JPH08306708A JP H08306708 A JPH08306708 A JP H08306708A JP 11088595 A JP11088595 A JP 11088595A JP 11088595 A JP11088595 A JP 11088595A JP H08306708 A JPH08306708 A JP H08306708A
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Abstract
(57)【要約】
【目的】 ソース・ドレイン間電流の値をモニタしなが
ら自己整合的に電極形成を行うことができ、かつ寄生容
量の小さい半導体装置およびその製造方法を提供するこ
とである。 【構成】 動作層２上に断面逆台形状のレジストパター
ンを形成し、全面に絶縁膜を形成した後、動作層２の上
面およびレジストパターンの上面の絶縁膜を除去するこ
とにより絶縁膜からなる傾斜した１対の側壁部４ａ，４
ｂを形成する。動作層２の上面およびレジストパターン
の上面に第１の電極層を形成し、レジストパターン上の
第１の電極層をレジストパターンとともに除去し、熱処
理を施すことによりオーミック電極５ａ，５ｂを形成す
る。オーミック電極５ａ，５ｂ間の電流の値をモニタし
ながら１対の側壁部４ａ，４ｂ間に露出している動作層
２の領域にリセス部を形成し、リセス部内および側壁部
４ａ，４ｂの内面にゲート電極となる第２の電極層７ｃ
を形成する。
ら自己整合的に電極形成を行うことができ、かつ寄生容
量の小さい半導体装置およびその製造方法を提供するこ
とである。 【構成】 動作層２上に断面逆台形状のレジストパター
ンを形成し、全面に絶縁膜を形成した後、動作層２の上
面およびレジストパターンの上面の絶縁膜を除去するこ
とにより絶縁膜からなる傾斜した１対の側壁部４ａ，４
ｂを形成する。動作層２の上面およびレジストパターン
の上面に第１の電極層を形成し、レジストパターン上の
第１の電極層をレジストパターンとともに除去し、熱処
理を施すことによりオーミック電極５ａ，５ｂを形成す
る。オーミック電極５ａ，５ｂ間の電流の値をモニタし
ながら１対の側壁部４ａ，４ｂ間に露出している動作層
２の領域にリセス部を形成し、リセス部内および側壁部
４ａ，４ｂの内面にゲート電極となる第２の電極層７ｃ
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極およびオー
ミック電極を有する半導体装置およびその製造方法に関
する。
ミック電極を有する半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】ＧａＡｓを用いたＭＥＳ−ＦＥＴ（金属
−半導体電界効果トランジスタ）、ＨＥＭＴ（高電子移
動度トランジスタ）等の電界効果トランジスタの製造の
際には、ソース電極およびドレイン電極となるオーミッ
ク電極をゲート電極に対して常に一定の距離に保つ必要
がある。そこで、オーミック電極をゲート電極に対して
所定の位置に形成するために、セルフアライメント（自
己整合的）オーミック電極形成法が用いられている。
−半導体電界効果トランジスタ）、ＨＥＭＴ（高電子移
動度トランジスタ）等の電界効果トランジスタの製造の
際には、ソース電極およびドレイン電極となるオーミッ
ク電極をゲート電極に対して常に一定の距離に保つ必要
がある。そこで、オーミック電極をゲート電極に対して
所定の位置に形成するために、セルフアライメント（自
己整合的）オーミック電極形成法が用いられている。
【０００３】図９〜図１４はセルフアライメントオーミ
ック電極形成法を用いた従来の半導体装置の製造方法を
示す工程断面図である。ここでは、一例としてＧａＡｓ
ＨＥＭＴの製造方法を説明する。
ック電極形成法を用いた従来の半導体装置の製造方法を
示す工程断面図である。ここでは、一例としてＧａＡｓ
ＨＥＭＴの製造方法を説明する。
【０００４】まず、図９に示すように、ＧａＡｓ半導体
基板１１上にｎ−ＡｌＧａＡｓ層１２ａおよびｎ+ −Ｇ
ａＡｓ層１２ｂからなる動作層１２を形成する。次に、
図１０に示すように、動作層１２上に所定間隔を隔てて
絶縁膜１３を形成し、絶縁膜１３上にレジストパターン
１４を形成する。そして、図１１に示すように、絶縁膜
１３間の動作層１２の領域をエッチングすることにより
リセス部（凹部）１５を形成する。
基板１１上にｎ−ＡｌＧａＡｓ層１２ａおよびｎ+ −Ｇ
ａＡｓ層１２ｂからなる動作層１２を形成する。次に、
図１０に示すように、動作層１２上に所定間隔を隔てて
絶縁膜１３を形成し、絶縁膜１３上にレジストパターン
１４を形成する。そして、図１１に示すように、絶縁膜
１３間の動作層１２の領域をエッチングすることにより
リセス部（凹部）１５を形成する。
【０００５】次に、レジストパターン１４をマスクとし
て、図１２に示すように、リセス部１５内およびその周
縁の絶縁膜１３上にゲート電極１６を形成する。その
後、図１３に示すように、ゲート電極１６の領域を除く
絶縁膜１３を除去する。最後に、図１４に示すように、
動作層１２上およびゲート電極１６上にオーミック電極
１７ａ，１７ｂ，１７ｃを形成する。ゲート電極１６の
両側方のオーミック電極１７ａ，１７ｂがそれぞれソー
ス電極およびドレイン電極となる。
て、図１２に示すように、リセス部１５内およびその周
縁の絶縁膜１３上にゲート電極１６を形成する。その
後、図１３に示すように、ゲート電極１６の領域を除く
絶縁膜１３を除去する。最後に、図１４に示すように、
動作層１２上およびゲート電極１６上にオーミック電極
１７ａ，１７ｂ，１７ｃを形成する。ゲート電極１６の
両側方のオーミック電極１７ａ，１７ｂがそれぞれソー
ス電極およびドレイン電極となる。
【０００６】上記のように、セルフアライメントオーミ
ック電極形成法を用いると、ゲート電極１６に対してオ
ーミック電極１７ａ，１７ｂの位置を自己制御すること
ができるので、ゲート電極１６とオーミック電極１７
ａ，１７ｂとの距離を常に所定の値に保つことができ
る。それにより、半導体装置の特性が安定化する。
ック電極形成法を用いると、ゲート電極１６に対してオ
ーミック電極１７ａ，１７ｂの位置を自己制御すること
ができるので、ゲート電極１６とオーミック電極１７
ａ，１７ｂとの距離を常に所定の値に保つことができ
る。それにより、半導体装置の特性が安定化する。
【０００７】
【発明が解決しようとする課題】上記の従来の半導体装
置の製造方法では、ソース電極とドレイン電極との間の
電流の値を制御するために、ゲート電極１６が形成され
る動作層１２の領域をエッチングすることによりリセス
部１５を形成する。
置の製造方法では、ソース電極とドレイン電極との間の
電流の値を制御するために、ゲート電極１６が形成され
る動作層１２の領域をエッチングすることによりリセス
部１５を形成する。
【０００８】このリセス部１５の形成時には、オーミッ
ク電極が形成されていないので、電流値をモニタしなが
らエッチング量を制御することができない。そのため、
リセス部１５を形成するために、ｎ−ＧａＡｓ層１２ａ
およびｎ+ −ＧａＡｓ層１２ｂのエッチング速度の差を
利用した高度な選択エッチング技術を用いる必要がある
が、この選択エッチング技術を用いても、リセス部１５
を正確に所定の深さにエッチングすることは困難であ
る。その結果、製造された半導体装置の特性が均一にな
らず、歩留りが低いという問題がある。
ク電極が形成されていないので、電流値をモニタしなが
らエッチング量を制御することができない。そのため、
リセス部１５を形成するために、ｎ−ＧａＡｓ層１２ａ
およびｎ+ −ＧａＡｓ層１２ｂのエッチング速度の差を
利用した高度な選択エッチング技術を用いる必要がある
が、この選択エッチング技術を用いても、リセス部１５
を正確に所定の深さにエッチングすることは困難であ
る。その結果、製造された半導体装置の特性が均一にな
らず、歩留りが低いという問題がある。
【０００９】また、上記の従来の半導体装置において
は、ゲート電極１６がほぼＴ字状に形成され、ゲート電
極１６の笠部と動作層１２との間に厚い絶縁膜１３が存
在するため、寄生容量が大きくなり、高周波特性を向上
させることができないという問題がある。
は、ゲート電極１６がほぼＴ字状に形成され、ゲート電
極１６の笠部と動作層１２との間に厚い絶縁膜１３が存
在するため、寄生容量が大きくなり、高周波特性を向上
させることができないという問題がある。
【００１０】本発明の目的は、ソース・ドレイン間電流
の値をモニタしながら自己整合的に電極形成を行うこと
ができ、かつ寄生容量の小さい半導体装置およびその製
造方法を提供することである。
の値をモニタしながら自己整合的に電極形成を行うこと
ができ、かつ寄生容量の小さい半導体装置およびその製
造方法を提供することである。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体層上に絶縁膜からなる１対の側壁部を上端間
の距離が下端間の距離に比べて大きくなるように互いに
逆方向に傾斜させて形成し、１対の側壁部の外方の半導
体層の領域上にそれぞれ第１の電極層を形成し、１対の
側壁部間の半導体層の領域に凹部を形成し、凹部内およ
び１対の側壁部の内面に第２の電極層を形成してなる。
は、半導体層上に絶縁膜からなる１対の側壁部を上端間
の距離が下端間の距離に比べて大きくなるように互いに
逆方向に傾斜させて形成し、１対の側壁部の外方の半導
体層の領域上にそれぞれ第１の電極層を形成し、１対の
側壁部間の半導体層の領域に凹部を形成し、凹部内およ
び１対の側壁部の内面に第２の電極層を形成してなる。
【００１２】本発明に係る半導体装置の製造方法は、半
導体層上に断面逆台形状のレジスト膜を形成し、半導体
層およびレジスト膜の全面に絶縁膜を形成した後、半導
体層の上面およびレジスト膜の上面の絶縁膜を除去し、
半導体層の上面およびレジスト膜の上面に第１の電極層
を形成し、レジスト膜上の第１の電極層をレジスト膜と
ともに除去することにより絶縁膜からなる傾斜した１対
の側壁部を形成し、１対の側壁部間の半導体層の領域に
凹部を形成し、凹部内および１対の側壁部の内面に第２
の電極層を形成するものである。
導体層上に断面逆台形状のレジスト膜を形成し、半導体
層およびレジスト膜の全面に絶縁膜を形成した後、半導
体層の上面およびレジスト膜の上面の絶縁膜を除去し、
半導体層の上面およびレジスト膜の上面に第１の電極層
を形成し、レジスト膜上の第１の電極層をレジスト膜と
ともに除去することにより絶縁膜からなる傾斜した１対
の側壁部を形成し、１対の側壁部間の半導体層の領域に
凹部を形成し、凹部内および１対の側壁部の内面に第２
の電極層を形成するものである。
【００１３】
【作用】本発明に係る半導体装置およびその製造方法に
おいては、半導体層上に絶縁膜からなる１対の側壁部が
互いに逆方向に傾斜して形成され、その１対の側壁部の
外方の半導体層の領域上に１対のオーミック電極となる
第１の電極層が自己整合的に形成された後、１対の側壁
部間の半導体層の領域に凹部が形成される。したがっ
て、１対のオーミック電極間に電流を流しつつその電流
値をモニタしながら凹部の深さを調整することが可能と
なる。
おいては、半導体層上に絶縁膜からなる１対の側壁部が
互いに逆方向に傾斜して形成され、その１対の側壁部の
外方の半導体層の領域上に１対のオーミック電極となる
第１の電極層が自己整合的に形成された後、１対の側壁
部間の半導体層の領域に凹部が形成される。したがっ
て、１対のオーミック電極間に電流を流しつつその電流
値をモニタしながら凹部の深さを調整することが可能と
なる。
【００１４】実際には、凹部の形成過程の適当な時点
で、ウエハの一部領域またはモニタ用のチップのオーミ
ック電極間に電流を流して電流値を測定し、所定の電流
値が得られない場合には、さらに凹部の深さを深くす
る。これを所定の電流値が得られるまで繰り返す。
で、ウエハの一部領域またはモニタ用のチップのオーミ
ック電極間に電流を流して電流値を測定し、所定の電流
値が得られない場合には、さらに凹部の深さを深くす
る。これを所定の電流値が得られるまで繰り返す。
【００１５】また、凹部内および１対の側壁部の内面に
ゲート電極となる第２の電極層が形成される。このと
き、１対の側壁部の存在によりゲート電極とオーミック
電極とが接触することはない。また、ゲート電極がほぼ
Ｖ字状に形成されるので、ゲート電極と半導体層との間
の寄生容量が小さくなる。
ゲート電極となる第２の電極層が形成される。このと
き、１対の側壁部の存在によりゲート電極とオーミック
電極とが接触することはない。また、ゲート電極がほぼ
Ｖ字状に形成されるので、ゲート電極と半導体層との間
の寄生容量が小さくなる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。図１〜図８は本発明の一実施例による
半導体装置の製造方法を示す工程断面図である。本実施
例では、半導体装置の一例としてＧａＡｓＨＥＭＴにつ
いて説明する。
詳細に説明する。図１〜図８は本発明の一実施例による
半導体装置の製造方法を示す工程断面図である。本実施
例では、半導体装置の一例としてＧａＡｓＨＥＭＴにつ
いて説明する。
【００１７】まず、図１に示すように、ＧａＡｓ半導体
基板１上に厚さ５００Åのｎ−ＡｌＧａＡｓ層２ａおよ
び厚さ５００Åのｎ+ −ＧａＡｓ層２ｂからなる動作層
２を形成する。次に、図２に示すように、動作層２上に
ポジ型のフォトレジストを用いて厚さ１．９μｍのレジ
ストパターン３を形成する。レジストパターン３の断面
形状は逆台形状となる。フォトレジストとしては、たと
えばヘキストジャパン社製の商品名ＡＺ５２１４Ｅを用
いる。レジストパターン３の上面の長さＬ１はたとえば
１．５μｍであり、下面の長さＬ２にはたとえば０．５
μｍである。
基板１上に厚さ５００Åのｎ−ＡｌＧａＡｓ層２ａおよ
び厚さ５００Åのｎ+ −ＧａＡｓ層２ｂからなる動作層
２を形成する。次に、図２に示すように、動作層２上に
ポジ型のフォトレジストを用いて厚さ１．９μｍのレジ
ストパターン３を形成する。レジストパターン３の断面
形状は逆台形状となる。フォトレジストとしては、たと
えばヘキストジャパン社製の商品名ＡＺ５２１４Ｅを用
いる。レジストパターン３の上面の長さＬ１はたとえば
１．５μｍであり、下面の長さＬ２にはたとえば０．５
μｍである。
【００１８】その後、図３に示すように、ＥＣＲ−ＣＶ
Ｄ法（電子サイクロトロン共鳴化学的気相成長法）を用
いて、動作層２およびレジストパターン３の全面に厚さ
２０００Åの窒化シリコンからなる絶縁膜４を形成す
る。さらに、図４に示すように、四フッ化炭素（Ｃ
Ｆ4 ）を用いたＲＩＥ法（反応性イオンエッチング法）
により絶縁膜４を除去する。このとき、レジストパター
ン３の笠部がエッチングマスクとなるため、レジストパ
ターン３の傾斜した両側面およびその下方の領域の絶縁
膜４は除去されずに残る。それにより、レジストパター
ン３の両側面にそれぞれ絶縁膜からなる傾斜した側壁部
４ａ，４ｂが設けられる。
Ｄ法（電子サイクロトロン共鳴化学的気相成長法）を用
いて、動作層２およびレジストパターン３の全面に厚さ
２０００Åの窒化シリコンからなる絶縁膜４を形成す
る。さらに、図４に示すように、四フッ化炭素（Ｃ
Ｆ4 ）を用いたＲＩＥ法（反応性イオンエッチング法）
により絶縁膜４を除去する。このとき、レジストパター
ン３の笠部がエッチングマスクとなるため、レジストパ
ターン３の傾斜した両側面およびその下方の領域の絶縁
膜４は除去されずに残る。それにより、レジストパター
ン３の両側面にそれぞれ絶縁膜からなる傾斜した側壁部
４ａ，４ｂが設けられる。
【００１９】その後、図５に示すように、動作層２の上
面およびレジストパターン３の上面に、厚さ７００Åの
ＡｕＧｅ、厚さ７０ÅのＮｉおよび厚さ１３００ÅのＡ
ｕの積層構造からなる第１の電極層５を抵抗加熱蒸着法
により形成する。次いで、ＧａＡｓ半導体基板１をアセ
トン等の剥離剤中に浸漬してレジストパターン３を溶解
させることにより、図６に示すように、レジストパター
ン３をその上部の第１の電極層５とともに取り除く（リ
フトオフエ程）。その後、温度４５０℃で２分間の熱処
理を施すことにより、オーミック電極５ａ，５ｂを形成
する。
面およびレジストパターン３の上面に、厚さ７００Åの
ＡｕＧｅ、厚さ７０ÅのＮｉおよび厚さ１３００ÅのＡ
ｕの積層構造からなる第１の電極層５を抵抗加熱蒸着法
により形成する。次いで、ＧａＡｓ半導体基板１をアセ
トン等の剥離剤中に浸漬してレジストパターン３を溶解
させることにより、図６に示すように、レジストパター
ン３をその上部の第１の電極層５とともに取り除く（リ
フトオフエ程）。その後、温度４５０℃で２分間の熱処
理を施すことにより、オーミック電極５ａ，５ｂを形成
する。
【００２０】次に、図７に示すように、リン酸系ＧａＡ
ｓエッチング液を用いて、絶縁膜からなる１対の側壁部
４ａ，４ｂ間に露出している動作層２の領域をエッチン
グし、リセス部６を形成する（リセスエッチング）。こ
のとき、ウエハ上の一部の領域においてまたは同時に作
製されているモニタ用のチップにおいて、オーミック電
極５ａ，５ｂ間に電流を流しつつその電流値をモニタし
ながらエッチング量を制御し、所望のソース・ドレイン
間飽和電流値が得られるようにリセス部６の深さを調整
する。実際には、ある程度エッチングした時点でエッチ
ングを中止し、ウエハの一部領域またはモニタ用のチッ
プの電極５ａ，５ｂ間に電流を流して電流値を測定し、
所定の電流値が得られない場合には、さらにエッチング
を行う。これを所定の電流値が得られるまで繰り返す。
ｓエッチング液を用いて、絶縁膜からなる１対の側壁部
４ａ，４ｂ間に露出している動作層２の領域をエッチン
グし、リセス部６を形成する（リセスエッチング）。こ
のとき、ウエハ上の一部の領域においてまたは同時に作
製されているモニタ用のチップにおいて、オーミック電
極５ａ，５ｂ間に電流を流しつつその電流値をモニタし
ながらエッチング量を制御し、所望のソース・ドレイン
間飽和電流値が得られるようにリセス部６の深さを調整
する。実際には、ある程度エッチングした時点でエッチ
ングを中止し、ウエハの一部領域またはモニタ用のチッ
プの電極５ａ，５ｂ間に電流を流して電流値を測定し、
所定の電流値が得られない場合には、さらにエッチング
を行う。これを所定の電流値が得られるまで繰り返す。
【００２１】最後に、図８に示すようにオーミック電極
５ａ，５ｂの上面、リセス部６内および側壁部４ａ，４
ｂの内面に、抵抗加熱蒸着法により厚さ２００ÅのＴ
ｉ、厚さ４００ÅのＰｄ層および厚さ３０００ÅのＡｕ
からなる積層構造の第２の電極層７ａ，７ｂ，７ｃを形
成する。
５ａ，５ｂの上面、リセス部６内および側壁部４ａ，４
ｂの内面に、抵抗加熱蒸着法により厚さ２００ÅのＴ
ｉ、厚さ４００ÅのＰｄ層および厚さ３０００ÅのＡｕ
からなる積層構造の第２の電極層７ａ，７ｂ，７ｃを形
成する。
【００２２】１対の側壁部４ａ，４ｂの外方に形成され
たオーミック電極５ａ，５ｂがソース電極およびドレイ
ン電極となり、リセス部６内および１対の側壁部４ａ，
４ｂの内面に形成された第２の電極層７ｃがゲート電極
となる。このとき、絶縁膜からなる１対の側壁部４ａ，
４ｂの存在により、ゲート電極となる第２の電極層７ｃ
がオーミック電極５ａ，５ｂと接触することはない。
たオーミック電極５ａ，５ｂがソース電極およびドレイ
ン電極となり、リセス部６内および１対の側壁部４ａ，
４ｂの内面に形成された第２の電極層７ｃがゲート電極
となる。このとき、絶縁膜からなる１対の側壁部４ａ，
４ｂの存在により、ゲート電極となる第２の電極層７ｃ
がオーミック電極５ａ，５ｂと接触することはない。
【００２３】このように、本実施例の半導体装置および
その製造方法によれば、リセス部６の形成前にオーミッ
ク電極５ａ，５ｂが形成されるので、リセス部６の形成
時にオーミック電極５ａ，５ｂ間に電流を流しつつその
電流値をモニタしながらエッチング量を制御することに
より、所望のソース・ドレイン間飽和電流値が得られる
ようにリセス部６の深さを調整することが可能となる。
したがって、製造された半導体装置の特性が均一にな
り、歩留りが向上する。
その製造方法によれば、リセス部６の形成前にオーミッ
ク電極５ａ，５ｂが形成されるので、リセス部６の形成
時にオーミック電極５ａ，５ｂ間に電流を流しつつその
電流値をモニタしながらエッチング量を制御することに
より、所望のソース・ドレイン間飽和電流値が得られる
ようにリセス部６の深さを調整することが可能となる。
したがって、製造された半導体装置の特性が均一にな
り、歩留りが向上する。
【００２４】また、リセス部６内および１対の側壁部４
ａ，４ｂの内面にゲート電極となる第２の電極層７ｃが
ほぼＶ字状に形成されるので、ゲート電極と半導体基板
１との間の寄生容量が小さくなる。したがって、半導体
装置の高周波特性が向上する。
ａ，４ｂの内面にゲート電極となる第２の電極層７ｃが
ほぼＶ字状に形成されるので、ゲート電極と半導体基板
１との間の寄生容量が小さくなる。したがって、半導体
装置の高周波特性が向上する。
【００２５】なお、本発明はＧａＡｓＨＥＭＴに限ら
ず、ゲート電極およびオーミック電極を有する種々の半
導体装置に適用することができる。例えば、本発明をIE
EE ELECTRON DEVICE LETTERS, VOL. 14, NO.7, JULY 19
93, pp.354-356に報告されているＴＭＴ（Two-Mode cha
nnel ＦＥＴ）に適用してもよい。
ず、ゲート電極およびオーミック電極を有する種々の半
導体装置に適用することができる。例えば、本発明をIE
EE ELECTRON DEVICE LETTERS, VOL. 14, NO.7, JULY 19
93, pp.354-356に報告されているＴＭＴ（Two-Mode cha
nnel ＦＥＴ）に適用してもよい。
【００２６】
【発明の効果】以上のように本発明によれば、互いに逆
方向に傾斜した絶縁膜からなる側壁部の外方に１対のオ
ーミック電極となる第１の電極層を自己整合的に形成し
た後に、１対の側壁部間の半導体層の領域に凹部を形成
することができるので、１対のオーミック電極間に電流
を流しつつその電流値をモニタしながら凹部の深さを調
整することが可能となる。したがって、オーミック電極
をゲート電極に対して自己整合的に形成しつつ、所望の
ソース・ドレイン間飽和電流値を得ることができる。そ
の結果、半導体装置の特性が均一となり、歩留りが向上
する。
方向に傾斜した絶縁膜からなる側壁部の外方に１対のオ
ーミック電極となる第１の電極層を自己整合的に形成し
た後に、１対の側壁部間の半導体層の領域に凹部を形成
することができるので、１対のオーミック電極間に電流
を流しつつその電流値をモニタしながら凹部の深さを調
整することが可能となる。したがって、オーミック電極
をゲート電極に対して自己整合的に形成しつつ、所望の
ソース・ドレイン間飽和電流値を得ることができる。そ
の結果、半導体装置の特性が均一となり、歩留りが向上
する。
【００２７】また、凹部内および１対の側壁部の内面に
ゲート電極となる第２の電極層がほぼＶ字状に形成され
るので、ゲート電極と半導体層との間の寄生容量が小さ
くなる。したがって、半導体装置の高周波特性が向上す
る。
ゲート電極となる第２の電極層がほぼＶ字状に形成され
るので、ゲート電極と半導体層との間の寄生容量が小さ
くなる。したがって、半導体装置の高周波特性が向上す
る。
【図１】本発明の一実施例による半導体装置の製造方法
を示す第１の工程断面図である。
を示す第１の工程断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
を示す第２の工程断面図である。
を示す第２の工程断面図である。
【図３】本発明の一実施例による半導体装置の製造方法
を示す第３の工程断面図である。
を示す第３の工程断面図である。
【図４】本発明の一実施例による半導体装置の製造方法
を示す第４の工程断面図である。
を示す第４の工程断面図である。
【図５】本発明の一実施例による半導体装置の製造方法
を示す第５の工程断面図である。
を示す第５の工程断面図である。
【図６】本発明の一実施例による半導体装置の製造方法
を示す第６の工程断面図である。
を示す第６の工程断面図である。
【図７】本発明の一実施例による半導体装置の製造方法
を示す第７の工程断面図である。
を示す第７の工程断面図である。
【図８】本発明の一実施例による半導体装置の製造方法
を示す第８の工程断面図である。
を示す第８の工程断面図である。
【図９】従来の半導体装置の製造方法を示す第１の工程
断面図である。
断面図である。
【図１０】従来の半導体装置の製造方法を示す第２の工
程断面図である。
程断面図である。
【図１１】従来の半導体装置の製造方法を示す第３の工
程断面図である。
程断面図である。
【図１２】従来の半導体装置の製造方法を示す第４の工
程断面図である。
程断面図である。
【図１３】従来の半導体装置の製造方法を示す第５の工
程断面図である。
程断面図である。
【図１４】従来の半導体装置の製造方法を示す第６の工
程断面図である。
程断面図である。
１ ＧａＡｓ半導体基板 ２ 動作層 ３ レジストパターン ４ 絶縁膜 ４ａ，４ｂ 側壁部 ５ 第１の電極層 ５ａ，５ｂ オーミック電極 ６ リセス部 ７ａ，７ｂ，７ｃ 第２の電極層
Claims (2)
- 【請求項１】 半導体層上に絶縁膜からなる１対の側壁
部を上端間の距離が下端間の距離に比べて大きくなるよ
うに互いに逆方向に傾斜させて形成し、前記１対の側壁
部の外方の前記半導体層の領域上にそれぞれ第１の電極
層を形成し、前記１対の側壁部間の前記半導体層の領域
に凹部を形成し、前記凹部内および前記１対の側壁部の
内面に第２の電極層を形成したことを特徴とする半導体
装置。 - 【請求項２】 半導体層上に断面逆台形状のレジスト膜
を形成し、前記半導体層および前記レジスト膜の全面に
絶縁膜を形成した後、前記半導体層の上面および前記レ
ジスト膜の上面の絶縁膜を除去し、前記半導体層の上面
および前記レジスト膜の上面に第１の電極層を形成し、
前記レジスト膜上の前記第１の電極層を前記レジスト膜
とともに除去することにより絶縁膜からなる傾斜した１
対の側壁部を形成し、前記１対の側壁部間の前記半導体
層の領域に凹部を形成し、前記凹部内および前記１対の
側壁部の内面に第２の電極層を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088595A JPH08306708A (ja) | 1995-05-09 | 1995-05-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088595A JPH08306708A (ja) | 1995-05-09 | 1995-05-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306708A true JPH08306708A (ja) | 1996-11-22 |
Family
ID=14547168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11088595A Pending JPH08306708A (ja) | 1995-05-09 | 1995-05-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306708A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001009952A3 (en) * | 1999-07-30 | 2001-11-15 | Formfactor Inc | Interconnect assemblies and methods |
| US6713374B2 (en) | 1999-07-30 | 2004-03-30 | Formfactor, Inc. | Interconnect assemblies and methods |
| US6727580B1 (en) | 1993-11-16 | 2004-04-27 | Formfactor, Inc. | Microelectronic spring contact elements |
| US6759311B2 (en) | 2001-10-31 | 2004-07-06 | Formfactor, Inc. | Fan out of interconnect elements attached to semiconductor wafer |
| US6780001B2 (en) | 1999-07-30 | 2004-08-24 | Formfactor, Inc. | Forming tool for forming a contoured microelectronic spring mold |
| US6888362B2 (en) | 2000-11-09 | 2005-05-03 | Formfactor, Inc. | Test head assembly for electronic components with plurality of contoured microelectronic spring contacts |
| US6939474B2 (en) | 1999-07-30 | 2005-09-06 | Formfactor, Inc. | Method for forming microelectronic spring structures on a substrate |
| US7189077B1 (en) | 1999-07-30 | 2007-03-13 | Formfactor, Inc. | Lithographic type microelectronic spring structures with improved contours |
| US7579269B2 (en) | 1993-11-16 | 2009-08-25 | Formfactor, Inc. | Microelectronic spring contact elements |
-
1995
- 1995-05-09 JP JP11088595A patent/JPH08306708A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727580B1 (en) | 1993-11-16 | 2004-04-27 | Formfactor, Inc. | Microelectronic spring contact elements |
| US7579269B2 (en) | 1993-11-16 | 2009-08-25 | Formfactor, Inc. | Microelectronic spring contact elements |
| WO2001009952A3 (en) * | 1999-07-30 | 2001-11-15 | Formfactor Inc | Interconnect assemblies and methods |
| US6713374B2 (en) | 1999-07-30 | 2004-03-30 | Formfactor, Inc. | Interconnect assemblies and methods |
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| US6939474B2 (en) | 1999-07-30 | 2005-09-06 | Formfactor, Inc. | Method for forming microelectronic spring structures on a substrate |
| US7189077B1 (en) | 1999-07-30 | 2007-03-13 | Formfactor, Inc. | Lithographic type microelectronic spring structures with improved contours |
| US7524194B2 (en) | 1999-07-30 | 2009-04-28 | Formfactor, Inc. | Lithographic type microelectronic spring structures with improved contours |
| US7675301B2 (en) | 1999-07-30 | 2010-03-09 | Formfactor, Inc. | Electronic components with plurality of contoured microelectronic spring contacts |
| US6888362B2 (en) | 2000-11-09 | 2005-05-03 | Formfactor, Inc. | Test head assembly for electronic components with plurality of contoured microelectronic spring contacts |
| US7245137B2 (en) | 2000-11-09 | 2007-07-17 | Formfactor, Inc. | Test head assembly having paired contact structures |
| US6759311B2 (en) | 2001-10-31 | 2004-07-06 | Formfactor, Inc. | Fan out of interconnect elements attached to semiconductor wafer |
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