JPS59225557A - 相補型ｍｏｓ集積回路装置 - Google Patents
相補型ｍｏｓ集積回路装置Info
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- JPS59225557A JPS59225557A JP58100386A JP10038683A JPS59225557A JP S59225557 A JPS59225557 A JP S59225557A JP 58100386 A JP58100386 A JP 58100386A JP 10038683 A JP10038683 A JP 10038683A JP S59225557 A JPS59225557 A JP S59225557A
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型ＭＯ８集積回路装置に関し、特にその高
集積化を可能とする素子および配線の配置に係る。
集積化を可能とする素子および配線の配置に係る。
相補型ＭＯ８集積回路装置（以下Ｃ−ＭＯ８ＩＣとい
・う）は、同一の半導体基板上に対をなして形成され
たｐチャンネルＭＯ８）ランゾスタ（ｐ−ＭＯＳＦＥＴ
）とｎチャンネルＭＯＳトランジスタ（ｎ−ＭＯＳＦＥ
Ｔ）とを所定の配線で結合して構成されて込る。このた
め、Ｃ−ＭＯＳでは例えばｎ型シリコン基板を用いると
きには島状のｐ層領域（ｐ−ウェル）を形成することに
よシ、該ｐ−ウェルにｎ−ＭＯＳＦＥＴを形成すると共
にｎ型基板領域にはｐ−ＭＯＳＦＥＴを形成し、これら
両ＭＯ８Ｆ’ＥＴを対にしてＣ，−ＭＯ８素子が形成さ
れる。同様に、ｐ型基板を用い九〇−ＭＯ８では島状の
ｎ型領域（ｎ−ウェル）を形成してＣ−ＭＯ８素子を形
成する。
・う）は、同一の半導体基板上に対をなして形成され
たｐチャンネルＭＯ８）ランゾスタ（ｐ−ＭＯＳＦＥＴ
）とｎチャンネルＭＯＳトランジスタ（ｎ−ＭＯＳＦＥ
Ｔ）とを所定の配線で結合して構成されて込る。このた
め、Ｃ−ＭＯＳでは例えばｎ型シリコン基板を用いると
きには島状のｐ層領域（ｐ−ウェル）を形成することに
よシ、該ｐ−ウェルにｎ−ＭＯＳＦＥＴを形成すると共
にｎ型基板領域にはｐ−ＭＯＳＦＥＴを形成し、これら
両ＭＯ８Ｆ’ＥＴを対にしてＣ，−ＭＯ８素子が形成さ
れる。同様に、ｐ型基板を用い九〇−ＭＯ８では島状の
ｎ型領域（ｎ−ウェル）を形成してＣ−ＭＯ８素子を形
成する。
ところで、上記Ｃ−ＭＯ８における電源配線および接地
配線は、半導体基板上に絶縁膜を介してアルミニウムパ
ターン等の導電性金属・ぐターンで形成される。そして
、この二種類の配線およびＣ−ＭＯ８素子を平面的にど
のように配置するかがＣ−Ｈｏｇの集積度に大きく影響
する。これらの平曲配置に要求される要件は次の通勺で
ある。
配線は、半導体基板上に絶縁膜を介してアルミニウムパ
ターン等の導電性金属・ぐターンで形成される。そして
、この二種類の配線およびＣ−ＭＯ８素子を平面的にど
のように配置するかがＣ−Ｈｏｇの集積度に大きく影響
する。これらの平曲配置に要求される要件は次の通勺で
ある。
第１の要件は、Ｃ−ＭＯ８素子の両側に電源配線と接地
配線が配置されなければならないことである。Ｃ−ＭＯ
８素子はｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとが両者
のドレイン領域を内側、ソース領域を外側にして向き合
った形に形成され、また電源配線が一方のＭＯＳＦＥＴ
のソース領域にオーミックコンタクトして形成されると
共に、接地配線は他方のＭＯＳＦＥＴのソース領域にオ
ーミックコンタクトして形成されるからである。
配線が配置されなければならないことである。Ｃ−ＭＯ
８素子はｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとが両者
のドレイン領域を内側、ソース領域を外側にして向き合
った形に形成され、また電源配線が一方のＭＯＳＦＥＴ
のソース領域にオーミックコンタクトして形成されると
共に、接地配線は他方のＭＯＳＦＥＴのソース領域にオ
ーミックコンタクトして形成されるからである。
第２の要件は、基板領域とウェル領域との境界にはｐ型
またはｎ型の拡散領域を形成できないことである。これ
は、基板領域とウーエル領域の境界にはｐｎ接合が形成
されてお）、この接合によってウェル領域と基板領域と
の電気的な分離が達成されているためである。
またはｎ型の拡散領域を形成できないことである。これ
は、基板領域とウーエル領域の境界にはｐｎ接合が形成
されてお）、この接合によってウェル領域と基板領域と
の電気的な分離が達成されているためである。
上記２つの要件を満たし、かつ集積度向上を図るために
、従来のＣ−ＭＯＳでは第１図に示す平面配置が採用さ
れている。同図において、１はｎ型シリコン基板に形成
されたｐ−ウェル領域を示している。図示のように、ｎ
型表面とｐ型表面とが交互に現われるように帯状のｐ−
ウェルト・・が形成されている。そして、帯状のｐ型表
面領域の中央部には、夫々その長手方向に沿って２本の
接地配線２，２が平行に配設され、また帯状のｎ型表面
領域には夫々２本の正電源配線３，３が平行に配設され
ている。従って、隣接する正電源配線３と接地配線２と
の間の領′域はｐ型表面とｎ型表面、が存在する素子領
域となシ、ここにＣ−ＭＯ８素子が形、成される。図中
、Ａはｎ−ＭＯＳＦＥＴ 、 Ｂはｐ−ＭＯＳＦＥＴで
あシ、前記接地配線２はＡのソース領域に接続され、前
記正電源配線３はＢのソース領域に接続されている。
、従来のＣ−ＭＯＳでは第１図に示す平面配置が採用さ
れている。同図において、１はｎ型シリコン基板に形成
されたｐ−ウェル領域を示している。図示のように、ｎ
型表面とｐ型表面とが交互に現われるように帯状のｐ−
ウェルト・・が形成されている。そして、帯状のｐ型表
面領域の中央部には、夫々その長手方向に沿って２本の
接地配線２，２が平行に配設され、また帯状のｎ型表面
領域には夫々２本の正電源配線３，３が平行に配設され
ている。従って、隣接する正電源配線３と接地配線２と
の間の領′域はｐ型表面とｎ型表面、が存在する素子領
域となシ、ここにＣ−ＭＯ８素子が形、成される。図中
、Ａはｎ−ＭＯＳＦＥＴ 、 Ｂはｐ−ＭＯＳＦＥＴで
あシ、前記接地配線２はＡのソース領域に接続され、前
記正電源配線３はＢのソース領域に接続されている。
また、ＡおよびＢは図示しない配線によシ対を成して結
合され、所定のＣ−ＭＯ８論理回路に構成されている。
合され、所定のＣ−ＭＯ８論理回路に構成されている。
他方、隣接する接地配線２，２問および正電源配線３，
３間の領域４には素子は形成できない。即ち、この領域
４にはｐ型表面またはｎ型表面の何れか一方しか存在し
ないがらｃ−Ｍｏｓ素子は形成できず、また、その両側
には接地配線２．２または正電源配線３，３しか存在し
ないからである。このため、この領域４は入出力用の配
線領域として用いられている。
３間の領域４には素子は形成できない。即ち、この領域
４にはｐ型表面またはｎ型表面の何れか一方しか存在し
ないがらｃ−Ｍｏｓ素子は形成できず、また、その両側
には接地配線２．２または正電源配線３，３しか存在し
ないからである。このため、この領域４は入出力用の配
線領域として用いられている。
即ち、素子領域に形成された前記Ｃ−ＭＯ８論理回路は
、その入出力配線（図示せず）をこの配線領域４゛上で
引き廻して接続され、所定のシステムに組み立てられて
いる。
、その入出力配線（図示せず）をこの配線領域４゛上で
引き廻して接続され、所定のシステムに組み立てられて
いる。
上記従来のＣ−ＭＯＳは、１つのｐ−ウェルで２つの素
子領域を形成でき、またｐ−ウェルとｎ型基板との間に
形成されるｐｎ接合部を減らせるという点で優れてはい
るが、配線領域４には全く素子を形成できないため集積
度を上げることができないという問題があった。
子領域を形成でき、またｐ−ウェルとｎ型基板との間に
形成されるｐｎ接合部を減らせるという点で優れてはい
るが、配線領域４には全く素子を形成できないため集積
度を上げることができないという問題があった。
また、例えば第２図に示すような論理回路を構成する場
合、従来のＣ−ＭＯＳではＩ 、 Ｕ 、 ＩＴＩの総
ての素子を第１図の素子領域で形成しなければならない
。この場合、■のインバータは大きな出力電流を取り出
す必要から素子のサイズが他のＣ−ＭＯＳ素子よりも大
きくなっている。従って、素子領域における他のＣ−Ｍ
ＯＳ素子を形成するための面績が狭くなシ、これによっ
ても集積度の向上が阻害されるという問題があった。
合、従来のＣ−ＭＯＳではＩ 、 Ｕ 、 ＩＴＩの総
ての素子を第１図の素子領域で形成しなければならない
。この場合、■のインバータは大きな出力電流を取り出
す必要から素子のサイズが他のＣ−ＭＯＳ素子よりも大
きくなっている。従って、素子領域における他のＣ−Ｍ
ＯＳ素子を形成するための面績が狭くなシ、これによっ
ても集積度の向上が阻害されるという問題があった。
本発明は上記事情に鑑みてなされたもので、従来のＣ−
ＭＯＳにおける平面・母ターン配置の長所を維持しつつ
、配線領域にもＣ’−ＭＯＳ素子を形成できるヱうにし
て高集積化を可能とした相補型ＭＯＳ集積回路装置を提
供するものである。
ＭＯＳにおける平面・母ターン配置の長所を維持しつつ
、配線領域にもＣ’−ＭＯＳ素子を形成できるヱうにし
て高集積化を可能とした相補型ＭＯＳ集積回路装置を提
供するものである。
本発明による相補型ＭＯＳ集積回路装置は、第１導電型
を有する半導体基板に第２導電型を有する島状のウェル
領域を設けることによシ交互に形成されたｎチャンネル
ＭＯＳ ）ランゾスタ用の帯状ｐ型表面およびｐチャン
ネルＭＯＳトランジスタ用の帯状ｎ型表面と、前記夫々
の帯状ｐ型表面上に絶縁膜を介してその略中央部長手方
向に沿って配設された１本の接地配線と、前記夫々の帯
状ｎ型表面上に絶縁膜を介してその略中央部長手方向に
沿って配設された１本の正電源配線と、瞬接する前記接
地配線および正電源配線間の領域から交互に選択された
素子領域および配線領域と、この素子領域内においてｎ
チャンネルＭＯＳトランジスタのソース領域を前記接地
配線に接続しかつｐチャンネルＭＯ８トランジスタのソ
ース領域を前記正電源配線に接続して形成された多数の
相補型ＭＯＳトランジスタと、前記配線領域内において
ｎチャンネルＭＯＳトランジスタのソース領域を前記接
地配線に接続しかつｐチャンネルＭＯＳトランジスタの
ソース領域を前記正電源配線に接続して形成された相補
型ＭＯ８）ランゾスタと、これら相補型ＭＯＳトランジ
スタで構成された回路を相互に接続して所定の回路シス
テムとするために前記配線領域上に形成された入出力配
線とを具備したことを特徴とするものである。
を有する半導体基板に第２導電型を有する島状のウェル
領域を設けることによシ交互に形成されたｎチャンネル
ＭＯＳ ）ランゾスタ用の帯状ｐ型表面およびｐチャン
ネルＭＯＳトランジスタ用の帯状ｎ型表面と、前記夫々
の帯状ｐ型表面上に絶縁膜を介してその略中央部長手方
向に沿って配設された１本の接地配線と、前記夫々の帯
状ｎ型表面上に絶縁膜を介してその略中央部長手方向に
沿って配設された１本の正電源配線と、瞬接する前記接
地配線および正電源配線間の領域から交互に選択された
素子領域および配線領域と、この素子領域内においてｎ
チャンネルＭＯＳトランジスタのソース領域を前記接地
配線に接続しかつｐチャンネルＭＯ８トランジスタのソ
ース領域を前記正電源配線に接続して形成された多数の
相補型ＭＯＳトランジスタと、前記配線領域内において
ｎチャンネルＭＯＳトランジスタのソース領域を前記接
地配線に接続しかつｐチャンネルＭＯＳトランジスタの
ソース領域を前記正電源配線に接続して形成された相補
型ＭＯ８）ランゾスタと、これら相補型ＭＯＳトランジ
スタで構成された回路を相互に接続して所定の回路シス
テムとするために前記配線領域上に形成された入出力配
線とを具備したことを特徴とするものである。
上記本発明の相補型半導体装置では、配線領域にもｐ型
表面およびｎ型表面が存在し、かつ接地配線および正電
源配線で挾まれているから、この配線領域にもＣ−ＭＯ
Ｓ素子を形成でき、従って集積度の向上を図ることがで
きる０特に、第２図のような回路の場合には、大きなチ
ップサイズを必要とする出力バッファー用のＣ−ＭＯＳ
トランジスタを配線領域に形成できるから、素子領域
を有効に利用して集積度を向上できる。
表面およびｎ型表面が存在し、かつ接地配線および正電
源配線で挾まれているから、この配線領域にもＣ−ＭＯ
Ｓ素子を形成でき、従って集積度の向上を図ることがで
きる０特に、第２図のような回路の場合には、大きなチ
ップサイズを必要とする出力バッファー用のＣ−ＭＯＳ
トランジスタを配線領域に形成できるから、素子領域
を有効に利用して集積度を向上できる。
〔発明の実施例〕
以下、第３図を参照して本発明の一実施例を説明する。
第３図は第２図の回路に適用した本発明の一実施例にお
いて、Ｃ−ＭＯＳ素子、電源配線および接地配線の配置
を示す・９タ一ン平面図である。
いて、Ｃ−ＭＯＳ素子、電源配線および接地配線の配置
を示す・９タ一ン平面図である。
同図において、１１１．１１．・・・はｎ型シリコン基
板表層に形成されたｐ−ウェルである。該ｐ−ウェル１
１１．１１．、・・・は夫々帯状に形成され、かつ図示
のようにｎ型表面とｐ型表面とが久互に現われるように
形成されている。これらｐ−ウェル１１１，１１．・・
・上には、その中央部長手方向に沿って接地配線１２１
．１２゜・・・が設けられている。また、ｐ−ウェル１
１１゜１１３・・・間の帯状ｎ型表面上には、その中央
部長手方向に沿って正電源配線” ｌｒ １３２・・・
が夫々形成されている。これらの配線１２１ 。
板表層に形成されたｐ−ウェルである。該ｐ−ウェル１
１１．１１．、・・・は夫々帯状に形成され、かつ図示
のようにｎ型表面とｐ型表面とが久互に現われるように
形成されている。これらｐ−ウェル１１１，１１．・・
・上には、その中央部長手方向に沿って接地配線１２１
．１２゜・・・が設けられている。また、ｐ−ウェル１
１１゜１１３・・・間の帯状ｎ型表面上には、その中央
部長手方向に沿って正電源配線” ｌｒ １３２・・・
が夫々形成されている。これらの配線１２１ 。
１２ｇ−，１３１，１Ｂ、 ・・・とｐ型およびｎ型表
面との間にはシリコン酸化膜等の絶縁膜が介在されてい
る。接地配線１２１ と正電源配線１３１ とで挾まれ
た領域等、接地配線１２ｎと正電源配線１．７ ｎとで
挾まれた領域（ただし、ｎは正の整数）は素子領域で、
多数のＣ−ＭＯＳトランジスタが形成されている。即ち
、図中Ａはｐ型表面に形成されたｎ−ＭＯＳＦＥＴ 、
Ｂはｎ型表面に形成されたｐ−ＭＯＳＦＥＴで、Ａの
ソース領域には接地配線１２、Ｂのソース領域には正電
源配線１３が夫々接続されている。他方、接地配線１２
１と正電源配線１３２とで挾まれた領域等、接地配線１
２ｎと正電源配線１３ｎモ１とで挾まれた領域（ｎは正
の怖斂）は配線領域で、この配線領域にもＣ−ＭＯ８）
ランリスタが形成されている。即ち、にはソース領域を
接地配線１２に接続してｐ型表面に形成されたｎ−ＭＯ
ＳＦＥＴ 、 Ｂ’はソース領域を正電源配線１３に接
続して形成されたｐ −ＭＯ８ＦＥＴである。この配線
領域に形成され九Ｃ−ＭＯ８Ｌランゾスタは、Ａ′およ
びＢ′共にチャンネル幅が大きく形成されている。前記
素子領域に形成されたＣ−ＭＯ８）ランゾスタは第２図
におけるＩおよび■の回路部分として構成されておシ、
配線領域に形成されたＣ−ＭＯ８）ランゾスタは第２図
における■の部分のインバータとして用いられている。
面との間にはシリコン酸化膜等の絶縁膜が介在されてい
る。接地配線１２１ と正電源配線１３１ とで挾まれ
た領域等、接地配線１２ｎと正電源配線１．７ ｎとで
挾まれた領域（ただし、ｎは正の整数）は素子領域で、
多数のＣ−ＭＯＳトランジスタが形成されている。即ち
、図中Ａはｐ型表面に形成されたｎ−ＭＯＳＦＥＴ 、
Ｂはｎ型表面に形成されたｐ−ＭＯＳＦＥＴで、Ａの
ソース領域には接地配線１２、Ｂのソース領域には正電
源配線１３が夫々接続されている。他方、接地配線１２
１と正電源配線１３２とで挾まれた領域等、接地配線１
２ｎと正電源配線１３ｎモ１とで挾まれた領域（ｎは正
の怖斂）は配線領域で、この配線領域にもＣ−ＭＯ８）
ランリスタが形成されている。即ち、にはソース領域を
接地配線１２に接続してｐ型表面に形成されたｎ−ＭＯ
ＳＦＥＴ 、 Ｂ’はソース領域を正電源配線１３に接
続して形成されたｐ −ＭＯ８ＦＥＴである。この配線
領域に形成され九Ｃ−ＭＯ８Ｌランゾスタは、Ａ′およ
びＢ′共にチャンネル幅が大きく形成されている。前記
素子領域に形成されたＣ−ＭＯ８）ランゾスタは第２図
におけるＩおよび■の回路部分として構成されておシ、
配線領域に形成されたＣ−ＭＯ８）ランゾスタは第２図
における■の部分のインバータとして用いられている。
そして、配線領域上には必要な入出力配線が形成され、
これによって所望の論理回路システムが構成されている
。
これによって所望の論理回路システムが構成されている
。
上記実施例のＣ−ＭＯ８Ｋよれば、配線領域に寸法の大
きな出力取出し用のＣ−ＭＯ８）ランゾスタを形成した
から、従来のＣ−ＭＯ８に比較して集積度を顕著に向上
できる。即ち、従来は素子を形成できなかった配線領域
に素子を形成したことによって集積度は轟然に向上し、
しかも従来素子領域で大きなス被−スを占有していた出
力取出し用の／ぐツ７アー素子を配線領域に形成したか
ら素子領域のスイースを有効に利用でき、これも集積度
の向上に寄与する。他方、本発明では１本の接地配線１
２および１本の正電源配線１３を素子領域および配線領
域の素子に共用するためソース抵抗の増大を伴う危貝が
生じるが、上記実施例ではこの問題も回避されている。
きな出力取出し用のＣ−ＭＯ８）ランゾスタを形成した
から、従来のＣ−ＭＯ８に比較して集積度を顕著に向上
できる。即ち、従来は素子を形成できなかった配線領域
に素子を形成したことによって集積度は轟然に向上し、
しかも従来素子領域で大きなス被−スを占有していた出
力取出し用の／ぐツ７アー素子を配線領域に形成したか
ら素子領域のスイースを有効に利用でき、これも集積度
の向上に寄与する。他方、本発明では１本の接地配線１
２および１本の正電源配線１３を素子領域および配線領
域の素子に共用するためソース抵抗の増大を伴う危貝が
生じるが、上記実施例ではこの問題も回避されている。
即ち、配線領域に形成されたＣ−ＭＯ８素子（に、Ｂ′
）はチャンネル幅が大きいためソース抵抗は小さく、こ
れと素子領域に形成されたＣ−ＭＯ８素子（Ａ、Ｂ）と
を１本のソース配線でまかなっても、これによるソース
抵抗の増大はそれ程顕著には生じない。
）はチャンネル幅が大きいためソース抵抗は小さく、こ
れと素子領域に形成されたＣ−ＭＯ８素子（Ａ、Ｂ）と
を１本のソース配線でまかなっても、これによるソース
抵抗の増大はそれ程顕著には生じない。
なお、第２図の回路部おける■のインバータも配線領域
に形成することができる。
に形成することができる。
また、本発明は第２図の回路のみならず、種種の論理回
路、メモリー等にも適用できるものである。
路、メモリー等にも適用できるものである。
ところで、本発明はアルミケ“−ト構造のＣ−ＭＯＳお
よびシリコンケ９−ト淘造のＣ−ＭＯ８の何れ、にも適
用できるが、シリコンデート構造のＣ−ＭＯ８に適用し
た場合に特に顕著な効果を得ることができる。これは次
の理由によるものである。即ち、アルミｙ−ト構造の場
合は総ての配線が同一層のアルミニウム配線で形成され
るため、例えば第３図の実施例において素子領域で構成
した回路と配線領域でオｎ成した回路との接続はｎ型ま
たはｐ型拡散層を介して行なわざるを得ない。、しかも
、技術的背景において既述したよう′釦、この拡散層は
ｐ−ウェルとｎ型基板領域の境界には形成できないから
、さほど大きな集積度の向上は望めない。これに対して
シリコンｒ−１構造のＣ−ＭＯ８では、第１層の多結晶
シリコン配線と第２層のアルミニウム配線とからなる多
層配線構造が採用されているから、配線領域に存在する
回路と素子領域に存在する回路との接続は多結晶シリコ
ン配線層によル行なうことができる。そして、この多結
晶シリコン配線層はｐ−ウェルとｎ型基板領域との境界
上にも自由に形成できるため、この場合には大幅な集積
度の向上が可能となるものである。
よびシリコンケ９−ト淘造のＣ−ＭＯ８の何れ、にも適
用できるが、シリコンデート構造のＣ−ＭＯ８に適用し
た場合に特に顕著な効果を得ることができる。これは次
の理由によるものである。即ち、アルミｙ−ト構造の場
合は総ての配線が同一層のアルミニウム配線で形成され
るため、例えば第３図の実施例において素子領域で構成
した回路と配線領域でオｎ成した回路との接続はｎ型ま
たはｐ型拡散層を介して行なわざるを得ない。、しかも
、技術的背景において既述したよう′釦、この拡散層は
ｐ−ウェルとｎ型基板領域の境界には形成できないから
、さほど大きな集積度の向上は望めない。これに対して
シリコンｒ−１構造のＣ−ＭＯ８では、第１層の多結晶
シリコン配線と第２層のアルミニウム配線とからなる多
層配線構造が採用されているから、配線領域に存在する
回路と素子領域に存在する回路との接続は多結晶シリコ
ン配線層によル行なうことができる。そして、この多結
晶シリコン配線層はｐ−ウェルとｎ型基板領域との境界
上にも自由に形成できるため、この場合には大幅な集積
度の向上が可能となるものである。
以上詳述したように、本発明によれば従来素子を形成で
きなかった配線領域にも素子を形成し、もって集積度を
顕著に向上した相補型ＭＯ８集積回路装置を提供できる
ものである。
きなかった配線領域にも素子を形成し、もって集積度を
顕著に向上した相補型ＭＯ８集積回路装置を提供できる
ものである。
第１図は従来のＣ−ＭＯ８における素子および電源配線
の平面的配置を示す・母ターン平面図、第２図はＣ−Ｍ
Ｏ８で構成される論理回路の一例を示す図、第３図は本
発明によるＣ−Ｍｏ５の一実施例を示す第１図同様のパ
ターン平面図である。 １１１〜１１３ ・・・ｐ−ウェル、１２１〜１２３・
・・接地配線、１３１〜１３４・・・正電源配線。
の平面的配置を示す・母ターン平面図、第２図はＣ−Ｍ
Ｏ８で構成される論理回路の一例を示す図、第３図は本
発明によるＣ−Ｍｏ５の一実施例を示す第１図同様のパ
ターン平面図である。 １１１〜１１３ ・・・ｐ−ウェル、１２１〜１２３・
・・接地配線、１３１〜１３４・・・正電源配線。
Claims (1)
- 【特許請求の範囲】 （１１第１導電型を有する半導体基板に第２導電型を有
する島状のウェル領域を設けることによ）交互に形成さ
れたｎチャンネルＭＯ８）ランジスタ用の帯状ｐ型表面
−よびｐチャンネルＭＯ８）ランゾスタ市の帯状ｎ型表
面と、前記夫夫の帯状ｐ型表面上ＫＰ３縁膜を介してそ
の略中央部長手方向に沿って配設された１本の接地配線
と、前記夫々の帯状ｎ ”ＩＪＩ表面゛上に絶線膜を介
してその略中央部長手方向に沿って配設された１本の正
電源配線と、＠ｉする前記接地配線および正電源配線間
の領域から交互に選択された素子領域および配線領域と
、この素子領域内においてｎチャンネルＭＯＳトランジ
スタのノース領域を前記接地配線に接続しかつｐチャン
ネルＭＯ８）ランリスタのソース領域を前記正電源配線
に接続して形成された多数の相補型ＭＯＳトランゾスタ
と、前記配線領域内においてｎチャンネルＭＯ８トラン
ジスタのソース領域を前記接地配線に接続しかつｐチャ
ンネルＭＯ８トランジスタのソース領域を前記正電源配
線に接続して形成された相補型ＭＯ８）ランゾスタと、
これら相補型ＭＯ８）ランリスタで構成された回路を相
互に接続して所定の回路システムとするために前記配線
領域上に形成された入出力配線とを具備したことを特徴
とする相補型ＭＯ８集積回路装置。 （２）前記配線領域に形成された相補型ＭＯ８）ランリ
スタのチャンネル幅が前記素子領域に形成された相補型
ＭＯ８トランジスタのチャンネル幅よシも大きいことを
特徴とする特許請求の範囲第（１）項記載の相補型ＭＯ
８集積回路装置。 （３）前記配線領域に形成された相補型ＭＯＢ ）ラン
ゾスタを出力取出し用インバー）として用いたことを特
徴とする特許請求の範囲第（２）項記載の相補型ＭＯ８
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58100386A JPS59225557A (ja) | 1983-06-06 | 1983-06-06 | 相補型ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58100386A JPS59225557A (ja) | 1983-06-06 | 1983-06-06 | 相補型ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59225557A true JPS59225557A (ja) | 1984-12-18 |
Family
ID=14272566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58100386A Pending JPS59225557A (ja) | 1983-06-06 | 1983-06-06 | 相補型ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022338A (ja) * | 1983-07-19 | 1985-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH02153562A (ja) * | 1988-12-05 | 1990-06-13 | Nec Corp | Ｃｍｏｓ集積回路 |
-
1983
- 1983-06-06 JP JP58100386A patent/JPS59225557A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022338A (ja) * | 1983-07-19 | 1985-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH02153562A (ja) * | 1988-12-05 | 1990-06-13 | Nec Corp | Ｃｍｏｓ集積回路 |
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