JPS6022338A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6022338A JPS6022338A JP58131441A JP13144183A JPS6022338A JP S6022338 A JPS6022338 A JP S6022338A JP 58131441 A JP58131441 A JP 58131441A JP 13144183 A JP13144183 A JP 13144183A JP S6022338 A JPS6022338 A JP S6022338A
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- JP
- Japan
- Prior art keywords
- channel
- domains
- lines
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/427—Power or ground buses
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体集積回路装置に関し、特に０ＭＯ８）
ランジスタから構成された高密度集積化が可能な半導体
集積回路装置にＩ’ｄする。
ランジスタから構成された高密度集積化が可能な半導体
集積回路装置にＩ’ｄする。
周知の通り、０ＭＯ８）ランジスタを用いた論理回路は
実質的に同数のＰチャンネルＭＯ８）ランジスタとＮチ
ャンネルＭＯＳ）ランジスタから構成され、これを半導
体集積回路装置に実現する場合には、一般にＰチャンネ
ルＭＯＳトランジスタを配置する領域（以後Ｐチャンネ
ル領域と記す）とＮチャンネルＮＯ８）ランジスタを配
置する領域（以後Ｎチャンネル領域と記す）とを互いに
近接させて並列に設定し、それぞれの領域に同数のＭＯ
Ｓ）ランジスタを配置しＣ個々の論理回路を構成し′Ｃ
いる。
実質的に同数のＰチャンネルＭＯ８）ランジスタとＮチ
ャンネルＭＯＳ）ランジスタから構成され、これを半導
体集積回路装置に実現する場合には、一般にＰチャンネ
ルＭＯＳトランジスタを配置する領域（以後Ｐチャンネ
ル領域と記す）とＮチャンネルＮＯ８）ランジスタを配
置する領域（以後Ｎチャンネル領域と記す）とを互いに
近接させて並列に設定し、それぞれの領域に同数のＭＯ
Ｓ）ランジスタを配置しＣ個々の論理回路を構成し′Ｃ
いる。
第１図は従来の半導体集積回路装置の一例をブロック的
に示した説明図で、１はＰチャンネル領域、２はＮチャ
ンネル領域、３は電源共通線、４は、グラウンド共通線
、５は信号共通線、Ａ−Ｆは個々の論理回路である。
に示した説明図で、１はＰチャンネル領域、２はＮチャ
ンネル領域、３は電源共通線、４は、グラウンド共通線
、５は信号共通線、Ａ−Ｆは個々の論理回路である。
論理回路Ａ−ＦはそれぞれＣＭＯＳトランジスタから成
り、ＰチャンネルトランジスタはＰチャンネル領域ｌの
内部に、ＮチャンネルトランジスタはＮチャンネル領域
２の内部に配置されている。
り、ＰチャンネルトランジスタはＰチャンネル領域ｌの
内部に、ＮチャンネルトランジスタはＮチャンネル領域
２の内部に配置されている。
第１図では、簡単なために、論理回路Ａ−Ｆ相互間の接
続および信号共通線との間の接続は省略しＣある。
続および信号共通線との間の接続は省略しＣある。
第１図かられかるように、第１図に示した構成の半導体
乗積回路装置は形状が細長くなり、半導体チップ設計１
常に許されるとは限らない。
乗積回路装置は形状が細長くなり、半導体チップ設計１
常に許されるとは限らない。
第２図は、論理回路Ａ −Ｆに与えられる寸法が正方形
に近い場合の構成を示した説明図で、この場合には、電
源共通線３、グラウンド４および信号共通線５が多数個
使用されることになり、これにより、各共通相互間の接
続が余分に必要になっ°Ｃ１全体としての所要面積が増
大する欠点がある。
に近い場合の構成を示した説明図で、この場合には、電
源共通線３、グラウンド４および信号共通線５が多数個
使用されることになり、これにより、各共通相互間の接
続が余分に必要になっ°Ｃ１全体としての所要面積が増
大する欠点がある。
本発明の目的は上記欠点を排除（２、より重密度のレイ
アウト構成になる半導体集積回路装置を１）、供するこ
とにある。
アウト構成になる半導体集積回路装置を１）、供するこ
とにある。
本発明の半導体集積回路装置は、検数のトランジスタが
配列して形成されるＰチャンネルＭＯ’８トランジスタ
領域と、ＮチャンネルＭＯ８トランジスタ領域とが交互
に並列配置され、前記両領域並びに他領域とを結ぶ配線
とを有する半導体集積回路装置において、前記端部を除
くＰチャンネルＭＯ８）ランジスタ領域の中央部付近に
配置された第１の電位の共通線と、端部を除くペチャン
ネルＭＯＳトランジスタ領域の中央部付近に配置された
第２の電位の共通線と、端部の領域に於てＰチャンネル
ＭＯＳトランジスタ領域又１ｄＮチャンネルＭＯ８トラ
ンジスタ領域かにより前記領域のそれぞれの外側付近に
配置された第１又は第２の電位の共通線と、前記各種共
通線の外側部分に配置された他の回路ブロックへの接続
配線とを含んで構成される。
配列して形成されるＰチャンネルＭＯ’８トランジスタ
領域と、ＮチャンネルＭＯ８トランジスタ領域とが交互
に並列配置され、前記両領域並びに他領域とを結ぶ配線
とを有する半導体集積回路装置において、前記端部を除
くＰチャンネルＭＯ８）ランジスタ領域の中央部付近に
配置された第１の電位の共通線と、端部を除くペチャン
ネルＭＯＳトランジスタ領域の中央部付近に配置された
第２の電位の共通線と、端部の領域に於てＰチャンネル
ＭＯＳトランジスタ領域又１ｄＮチャンネルＭＯ８トラ
ンジスタ領域かにより前記領域のそれぞれの外側付近に
配置された第１又は第２の電位の共通線と、前記各種共
通線の外側部分に配置された他の回路ブロックへの接続
配線とを含んで構成される。
次に本発明の実施例について、図面を参照して説明する
。
。
第３図は本発明の一実施例のブロック的説明図である。
図において論理回路Ａ、Ｂ、Ｅ、Ｆは第２図におけるＡ
、 Ｂ 、 Ｅ 、 ）’と同一であるが、第３図に
おける論理回路Ｃ／ 、 Ｄ’は第２図の論理回路Ｃ，
ＤのＰチャンネルトランジスタの配置とＮチャンネルト
ランジスタの配置を逆にしたものである。この結果、第
２図に示した従来品よりもＰチャンネル領域１．Ｎチャ
ンネル領域２の数を減らずことができる。従って第２図
と第３図を比較して容易に理解できるように、電源共通
線３．グラウンド共通線４の所要本数がそれぞれ３本か
ら２本へと減少しＣいる。６はブロック内部の各回路を
接続するための信号共通線で、信号共通線５と区別する
ために内部信号共通線と呼ぶ。内部イぎ号共通線６は電
源共通線３、グラウンド共通線４とは別の層を使用して
、直交配線を可能にしＣいる。
、 Ｂ 、 Ｅ 、 ）’と同一であるが、第３図に
おける論理回路Ｃ／ 、 Ｄ’は第２図の論理回路Ｃ，
ＤのＰチャンネルトランジスタの配置とＮチャンネルト
ランジスタの配置を逆にしたものである。この結果、第
２図に示した従来品よりもＰチャンネル領域１．Ｎチャ
ンネル領域２の数を減らずことができる。従って第２図
と第３図を比較して容易に理解できるように、電源共通
線３．グラウンド共通線４の所要本数がそれぞれ３本か
ら２本へと減少しＣいる。６はブロック内部の各回路を
接続するための信号共通線で、信号共通線５と区別する
ために内部信号共通線と呼ぶ。内部イぎ号共通線６は電
源共通線３、グラウンド共通線４とは別の層を使用して
、直交配線を可能にしＣいる。
第３図においても、論理回路相互間の接続、論理回路と
内部信号共通線間の接続、内部信号共通線６と信号共通
線５との間の接続は容易のため省略通線４の間に配置さ
れた信号共通線を置きかえであるためブロック内部の信
号共通線を無くすことが可能になり、縦方向の面積を減
小させることができるようになった。
内部信号共通線間の接続、内部信号共通線６と信号共通
線５との間の接続は容易のため省略通線４の間に配置さ
れた信号共通線を置きかえであるためブロック内部の信
号共通線を無くすことが可能になり、縦方向の面積を減
小させることができるようになった。
第４図は本発明の他の実施例の説明図で、電源共通線３
が両端部と中央にあり計３本、グラウンド共通線４は中
央部に２本あり、両共通線の本数が同一でない場合を示
しＣいる。０’ 、 Ｈ’は論理回路である。
が両端部と中央にあり計３本、グラウンド共通線４は中
央部に２本あり、両共通線の本数が同一でない場合を示
しＣいる。０’ 、 Ｈ’は論理回路である。
図から明らかなように、従来方式では電源共通線３並び
にグランド共通線４共に各４本必要であったが、本実施
例では電源共通線が３本、グランド共通線が２本とそれ
ぞれ１本及び２本の８１３本が減小している。
にグランド共通線４共に各４本必要であったが、本実施
例では電源共通線が３本、グランド共通線が２本とそれ
ぞれ１本及び２本の８１３本が減小している。
以上説明したように本発明によれば、半導体集積回路装
置を正方形に近い形状に配置することができ、しかも、
共通線の占める面積やそれの相互接続に喪する面積を節
減することができ烏密度集積化の進んだ半導体集積回路
装置が得られる。
置を正方形に近い形状に配置することができ、しかも、
共通線の占める面積やそれの相互接続に喪する面積を節
減することができ烏密度集積化の進んだ半導体集積回路
装置が得られる。
第１図は従来の構成方法による半導体集積回路装置の一
例のブロック的説明図、第２図は従来の構成方法による
半導体集積回路装置の他の例のブロック的説明図、第３
図は本発明の一実施例のブロック的説明図、第４図は本
発明の他の実施例のブロック的説明図 である。 １・・・・・・Ｐチャンネル領域、２・・・・・・Ｎ−
チャンネル領域％３・・・・・・電源共通線、４・・・
・・・グランド共通線、５・・・・・・信号共通線、６
・・・・・・内部信号共通線。 代理人 弁理士 内 原 晋（：パ、、７Ｈ７◇）篤３
図 ｚ ４ 閉
例のブロック的説明図、第２図は従来の構成方法による
半導体集積回路装置の他の例のブロック的説明図、第３
図は本発明の一実施例のブロック的説明図、第４図は本
発明の他の実施例のブロック的説明図 である。 １・・・・・・Ｐチャンネル領域、２・・・・・・Ｎ−
チャンネル領域％３・・・・・・電源共通線、４・・・
・・・グランド共通線、５・・・・・・信号共通線、６
・・・・・・内部信号共通線。 代理人 弁理士 内 原 晋（：パ、、７Ｈ７◇）篤３
図 ｚ ４ 閉
Claims (1)
- 複数のトランジスタが配列して形成されるＰチャンネル
ＭＯＳトランジスタ領域とＮチャンネルＭＯＳトランジ
スタ領域とが交互に並列配置されてなる回路ブロックと
、該回路ブロック内並びに外部回路ブロックとの接続を
する配線とを有する半導体集積回路装置において、前記
端部を除くＰチャンネルＭＯＳトランジスタ領域の中央
部付近に配置された第１の電位の共通線と、端部を除く
ヘチャンネルＭＯ８）ランジスタ領域の中央部付近に配
置された第２の電位の共通線と、端部の領域に於−ＵＰ
チャンネルＭＯＳトランジスタ領域又はＮチャンネルＭ
ＯＳ）ランジスタ領域かにより前記領域のそれぞれの外
側付近に配置された第１又は第２の電位の共通線と、前
記各種共通線の外側部分に配置された他の回路ブロック
への接続配線とを含むことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131441A JPS6022338A (ja) | 1983-07-19 | 1983-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131441A JPS6022338A (ja) | 1983-07-19 | 1983-07-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022338A true JPS6022338A (ja) | 1985-02-04 |
Family
ID=15058029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131441A Pending JPS6022338A (ja) | 1983-07-19 | 1983-07-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022338A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5929440A (ja) * | 1982-08-11 | 1984-02-16 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5968944A (ja) * | 1982-10-13 | 1984-04-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5972742A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | マスタスライスｌｓｉのマスタ方法 |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
| JPS59225557A (ja) * | 1983-06-06 | 1984-12-18 | Toshiba Corp | 相補型ｍｏｓ集積回路装置 |
-
1983
- 1983-07-19 JP JP58131441A patent/JPS6022338A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5929440A (ja) * | 1982-08-11 | 1984-02-16 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5968944A (ja) * | 1982-10-13 | 1984-04-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5972742A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | マスタスライスｌｓｉのマスタ方法 |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
| JPS59225557A (ja) * | 1983-06-06 | 1984-12-18 | Toshiba Corp | 相補型ｍｏｓ集積回路装置 |
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