JPS59226878A - 振幅値比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、連続的に振幅の変化するアナログ信号の異な
る時刻における振幅値を比較する振幅値比較回路に関す
るものである。

従来例の構成とその問題点 従来の振幅値比較回路について、第１図を用いて説明す
る。第１図（へ）において、（２）はアナログ／デジタ
ル（以下Ａ／Ｄと記す）変換回路で、アナログ信号入力
端子（１）に入力されるアナログ信号を、クロックパル
ス入力端子（ＩＱから入力されたクロックパルスの１ク
ロツクごとにデジタル信号に変換する。（３）　（４）
はラッチパルス入力端子ａυ（６）から人力されたクロ
ックパルスを分局したラッチパルスのタイミングでデジ
タル信号に変換された入力信号をラッチするラッチ回路
で、デジタル／アナログ（以下Ｄ／Ａと記す）変換回路
ｔ５）　（６）にラッチしたデジタル信号を送っている
。Ｄ／Ａ変換回路（５）　、（６）は、クロックパルス
入力端子（１１Ｃｋ４から人力されたクロックパルスの
１クロツクごとに、デジタル信号に変換された入力信号
を再びアナログ信号に戻し、比較器（８）に送っている
。比較器（８）は、比較タイ主ングパルス入力端子（ｌ
から入力された比較りイミングパルスのタイミングでＤ
／Ａ変換回Ｍ　（ｆｉ）（６）の出力を比較し、比較器
出力端子（９）に「Ｏ」と「１」との二値信号として出
力する。クロックパルス入力端子（ＩＱα３０樽に入力
されるクロックパルスは全て同じものである。また、ラ
ッチパルス入力端子συ（６）に入力されるラッチパル
スは、互いに周期が同じでタイミングが異なる。また比
較タイミングパルス入力端子αＱに入力される比較タイ
ミングパルスは、前記２つのラッチパルスと同期しタイ
ミングが異なる。を記のクロックパルス、ラッチパルス
、及び比較タイミングパルスは、すべてタイミングパル
ス発生器（７）で作られ、各端子に出力されている。な
お第１図（ハ）では、タイミングパルス発生器（７）と
各端子との結線を省略している。

次に、信号ならびにパルスのタイミング関係を第１図（
ハ）を用いてさらに詳しく説明する。例えば、アナログ
信号入力端子（１）に第１図（ハ）のタイミングチャー
トに示すアナログ信号は→が入力されているとする。こ
のとき、ラッチパルス入力端子（ロ）にラッチパルスα
力を加え、ラッチパルス入力端子（２）に、ラッチパル
スｏＩ１９を加え、ラッチパルスα７）Ｑｅの立りがり
でラッチがかかるとすると、Ｄ／Ａ変換されたあとのラ
ッチ回路（３）のラッチ出力、つまりＤ／Ａ変換回路（
５）の出力（イ）と、ラッチ回路（４）のラッチ出力、
つまりＤ／Ａ変換回路（６）の出力Ｑυとは、図示のよ
うになる。この２つのラッチ出加１υを、比較タイミン
グパルス０呻の立上かりて比較してやれば、比較器出力
端子（９）には「０」か「１」の出力信号に）が出力さ
れる。この例では、Ｄ／Ａ変換回路（６）の出力Ｑυが
、Ｄ／Ａ変換回路＋５）の出力四よりも大きい場合に比
較器（８）の出力信号（２）を「１」に、その逆を「０
」としている。なお、第１図（ハ）では、Ａ／Ｄ変換回
路（２）及びＤ／Ａ変換回路＋５）　（６）のビット数
を４ビツトとして結線している。

しかしながらこのような従来の回路では、Ａ／Ｄ変換回
路（２）やＤ／Ａ変換回路（５）　（６）のビット数で
分解能が制限され、また回路構成が複雑になり、コスト
も高いという欠点を有していた。

発明の目的 本発明は上記従来の欠点を解消するもので、構成が簡単
で低コストであり、かつ充分な性能を有する振幅値比較
回路を提供することを目的とする。

発明の構成 と記目的を達成するため、本発明の振幅値比較回路は、
異なる時刻を表わすタイミングパルスを発生するタイミ
ングパルス発生器と、このタイミングパルス発生器から
の前記タイミングパルスを受けて連続的に振幅の変化す
るアナログ信号の前記異なる時刻における振幅値を抽出
する複数の抽が前記タイミングパルスと同期しタイミン
グの異なる前記タイミングパルス発生器より発生される
クリアパルスで消去される複数の記憶器と、一定期間記
憶されたこれら記憶器の出力を比較する比較器とを備え
た構成である。

実施例の説明 以下、本発明の一実施例について、図面に基づいて説明
する。

第２図（へ）において、翰は連続的に振幅の変化するア
ナログ信号が入力されるアナログ信号入力端子、（ハ）
翰は前記アナログ信号の異なる時刻における振幅値を抽
出する抽出器、６］）は抽出器（ハ）の抽出動作のタイ
ミングを決めるタイミングパルスが入力されるタイミン
グパルス入力端子、に）は抽出器（イ）の抽出動作のタ
イミングを決める、タイミングパルス入力端子０υに入
力されるタイミングパルスと同期しかつタイミングの異
なるタイミングパルスが入力されるタイミングパルス入
力端子、（ハ）に）は抽出器０４翰の出力をコンデンサ
の充放電特性を用いて一定期間記憶し、前記２つのタイ
ミングパルスと同期しかつタイミングの異なるクリアパ
ルスで記憶内容が消去される記憶器、に）儲は互いに同
一の前記クリアパルスが入力されるクリアパルス入力端
子、（ハ）は一定期間記憶された記憶器出力を比較して
「０」「１」の二値信号として出力する比較器、に）は
比較器（ハ）の比較動作のタイミングを決める、前記２
つのタイミングパルスと同期しかつタイミングの異なる
比較タイミングパルスが入力される比較タイミングパル
ス入力端子、鱒は「１」あるいは「０」が出力される比
較器出力端子、α目よ前記２つのタイミングパルスとリ
セットパルスと比較タイミングパルスとを作り各端子に
出力するタイミングパルス発生器である。第２図（ハ）
ではタイミングパルス発生器（至）と各端子との結線を
省略している。また、抽出器ａＯとに）、記憶８’ｉ’
ｒ翰と勾とはそれぞれ同じ構成である。

第２図（ハ）は抽出器及び記憶器の具体回路例を示し、
（ＯＰＡ、）は演算増幅器、（Ｔｒｌ）　〜（Ｔｒ５）
はトランジスタ、（Ｃｔ　）はコンデンサ、（Ｒ１）〜
（Ｒ７）は抵抗である。なお、記憶器（イ）のコンデン
サ（Ｃ１）は、主に矢印（ハ）の経路で充電され、矢印
（ト）のＢ、路で放電されるがこのコンデンサ（Ｃ１）
の充放電に関して、充電はすみやかに、放電は極めてゆ
っくりと行なわれるように、コンデンサ（Ｃ１）、抵抗
（Ｒ５）（充電に関係する）、抵抗（Ｒｅ）（放１Ｅに
関係する）の値が設定されている。

抽出器（イ）においては、アナログ信号入力端子（ト）
にアナログ信号が入力されているとすると、タイミング
パルス入力端子に）が高レベルのときはトランジスタ（
Ｔｒｌ）がオン状態となり、抽出器（ハ）の出力はアナ
ログ入力信号に関係なくほぼＯｖとなる。

タイミングパルス入力端子０罎が低レベルのときは、ト
ランジスタ（Ｔｒ、　）はオフ状態となり、」）：３出
器四はアナログ入力信号を出力する。

記憶器（５）においては、まずクリアパルス入力端子−
に正極性のクリアパルスを入力することにより、トラン
ジスタ（Ｔｒ２）　（’Ｉ’ｒ３　）はオン状態となり
、トランジスタＣＴｒｓ＞のエミッタのレベルは、はぼ
Ｏｖに設定される。次にクリアパルス入力端子−が低レ
ベルになり、■・ランジスタ（Ｔｒ２　）　（Ｔｒ３　
）がオフ状態になったのち、トランジスタ（Ｔｒｓ）の
エミッタ出力が演算増幅器（ＯＰＡｌ）のプラス側人力
屹１子に入力された拍出８Ｊ（ホ）の出力（ｖｌとする
）と等しくなるように、記憶器（イ）は動作する。この
動作の過程で、主に矢印（ハ）の経路でコンデンサ（Ｃ
１）の充電が行なわれるが、Ｌ記コンデンサ（Ｃ８）の
充放電に関する設定により、コンデンサ（Ｃ１）の充電
はすみやかに行なわれる。充電完了後、コンデンサ（Ｃ
１）の正極性側の電位は、抽出器（７）の出力ｖ１にト
ランジスタ（Ｔｒ５）のベース・エミッタ間電圧を加え
た態位となる。そして、抽出器Ｑ１の出力がほぼ０■に
下がったのちも、矢印（ハ）の経路でコンデンサ（Ｃ１
）の放電が行なわれるが、コンデンサ（Ｃ１）のｉ［が
極めてゆっくりと行なわれるようにしているので、トラ
ンジスタ（Ｔｒｓ）のエミッタには抽出１：；　ｋ？の
出力Ｖ１にほぼ等しい電位が保持されている。

伝えば、振幅値５００ｍＶ、幅２００μｓの、抽出器←
Ｑのパ十ｏｍＶ ルス状の出力を、５００ｚ；ｚＶ−の誤並にて糺０１０
ｍＶ 秒１酊シ保を持（３″：゛るに・；と７が゛で“・きす
るミ落、！、り日１八・ア１パクシノス′入力端子（ロ
）に再びクリアパルスが入力されると、トランジスタ（
Ｔｒｓ）のエミッタ電位はほぼ０Ｖとなり、それまで保
１もされていた、抽出器に）の出力ｖｌにほぼ等しい電
位は消去されたことになる。

例えば、アナログ信号入力端子■に第２図（Ｃ）のタイ
ミングチャートに示すアナログ信号に）が人力され、タ
イミングパルス入力端子０υに）にそれぞれタイミング
パルス■（至）が入力され、クリアパルス入力端子（２
）弼にはクリアパルス（２）が入力されているとする。

このとき、すでに説明した回路動作により、抽出器（ハ
）の出力に）、抽出器（ハ）の出力（ロ）、記憶器に）
の出力に）、記憶器（ロ）の出力■はそれぞれ図示のよ
うになる。この２つの記憶器出力を比較タイミングパル
ス■の立１がりて比較してやれば、比較器出力端子（ホ
）には「０」か「１」かの出力信号−が出力される。こ
こでは、記憶器に）の出力輪が、記憶器（ハ）の出力（
９）よりも大きい場合に比較器（ハ）の出力信号（へ）
を「１」、その逆を「０」としている。

発明の詳細 な説明したように本発明によれば、コンデンサの充放電
特性を有効に利用したので、連続的に振幅の変化するア
ナログ信号の、異なる時刻における振幅値を抽出し記憶
する部分の構成を低コストの簡単な構成とでき、したが
って回路全体としても、従来の振幅値比較回路に比べて
構成が簡単で安価に製作し得、しかも充分な性能を得る
ことができる。

【図面の簡単な説明】

第１図（ハ）は従来の振幅値比較回路の回路ブロック図
、同図（均は同図（ハ）に示す回路ブロックのタイミン
グチャート、第２図（ハ）は本発明の一実施例における
振幅値比較回路の回路ブロック図、同図（ハ）は抽出器
及び記憶器の具体回路例を示す回路図、同図（Ｃ）は同
図（ハ）に示す回路ブロックのタイミングチャートであ
る。 い９（ハ）・・・抽出器、（ハ）（イ）・・・記憶器、
（ハ）・・・比較器、（至）・・・タイミングパルス発
生器、（至）・・・アナログ信号。 （旬（ト）・・・タイミングパルス、ｅ、ト・・クリア
パルス代理人　　容　本　義　弘 第１図 （ＩＩ） 第２図 （Ａ）　　　　３０ （ （Ｂ） ７

Claims (1)

【特許請求の範囲】
1. １、　異なる時刻を表わすタイミングパルスを発生する
   タイミングパルス発生器と、このタイミングパルス発生
   器からの前記タイミングパルスを受けて連続的に振幅の
   変化するアナログ信号の前記具なる時刻における振幅値
   を抽出する複数の抽出器と、これら各抽出器の出力をコ
   ンデンサの充放電特性を用いて一定期間記憶しかつこの
   記憶内容が前記タイミングパルスと同期しタイミングの
   異なる前記タイミングパルス発生器より発生されるクリ
   アパルスで消去される複数の記憶器と、一定期間記憶さ
   れたこれら記憶器の出力を比較する比較器とを描えた振
   幅値比較回路。