JPS59229779A - 直・並・直形集積メモリ回路 - Google Patents
直・並・直形集積メモリ回路Info
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- JPS59229779A JPS59229779A JP59087922A JP8792284A JPS59229779A JP S59229779 A JPS59229779 A JP S59229779A JP 59087922 A JP59087922 A JP 59087922A JP 8792284 A JP8792284 A JP 8792284A JP S59229779 A JPS59229779 A JP S59229779A
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- Japan
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- 238000003708 edge detection Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は書込レジスタと、動作状態で並列動作をする複
数個の転送レジスタを有する転送回路と、読出レジスタ
とを有し、前記書込レジスタは書込クロック信号周波数
の書込クロック信号によって制御され、前記転送回路は
転送りゴック信号周波数の転送りロック信号によって、
また読出レジスタは読出クロック 信号周波数の読出ク
ロック信号によって制御される直・並・高形集積メモリ
回路に関するものである。
数個の転送レジスタを有する転送回路と、読出レジスタ
とを有し、前記書込レジスタは書込クロック信号周波数
の書込クロック信号によって制御され、前記転送回路は
転送りゴック信号周波数の転送りロック信号によって、
また読出レジスタは読出クロック 信号周波数の読出ク
ロック信号によって制御される直・並・高形集積メモリ
回路に関するものである。
フンクシヨウ（Ｆｕｎｋｓｃｈａｕ １９７７ 年、
Ｖｏｌ、 １７． Ｐ５６−６０に上述の如くの種類の
集積メモリ回路が発表されている。
Ｖｏｌ、 １７． Ｐ５６−６０に上述の如くの種類の
集積メモリ回路が発表されている。
本発明はこの種集積メモリ回路において、すべての機能
をそのままとして接続ピンの数を減少せしめ得る回路を
実現することをその目的とする。
をそのままとして接続ピンの数を減少せしめ得る回路を
実現することをその目的とする。
本発明は集積メモリ回路は、該メモリ回路の第１クロツ
ク信号人力に結合され書込または読出クロック信号周波
数の信号に対する第１人力と、メモリ回路の第２クロツ
ク信号入力に結合され転送りロック信号周波数の信号に
対する第２人力と、書込クロック信号に対する第１出力
と、転送りロック信号に対する第２出力と、読出クロッ
ク信号に対する第３出力とを有するクロック信号処理回
路を具え、該クロック信号処理回路は前記第１゜第２人
力の信号のみより前記書込・転送・続出クロック信号を
導出するよう構成したことを特徴とする。
ク信号人力に結合され書込または読出クロック信号周波
数の信号に対する第１人力と、メモリ回路の第２クロツ
ク信号入力に結合され転送りロック信号周波数の信号に
対する第２人力と、書込クロック信号に対する第１出力
と、転送りロック信号に対する第２出力と、読出クロッ
ク信号に対する第３出力とを有するクロック信号処理回
路を具え、該クロック信号処理回路は前記第１゜第２人
力の信号のみより前記書込・転送・続出クロック信号を
導出するよう構成したことを特徴とする。
現在の技術においては、クロック信号の供給に対し３個
のピンでなく２個のピンで充分である。
のピンでなく２個のピンで充分である。
しかし従来のメモリ回路に対し利用できるこの種回路は
本発明迄実現されていなかった。
本発明迄実現されていなかった。
以下図面により本発明を説明する。
第１図に示すブロック図において、第２図に波形２０１
で示す如くのビデオ信号を集積メモリ回路３の人力１
に供給する。
で示す如くのビデオ信号を集積メモリ回路３の人力１
に供給する。
メモリ回路３の前記入力１を書込レジスタ７の入力５に
接続する。複数個の並列動作転送レジスタ１１〜ｌｌｎ
を有する転送回路９を通じ、書込レジスタ７を続出レジ
スタ１３に接続し、その出力１５をメモリ回路３の出力
１７に接続する。
接続する。複数個の並列動作転送レジスタ１１〜ｌｌｎ
を有する転送回路９を通じ、書込レジスタ７を続出レジ
スタ１３に接続し、その出力１５をメモリ回路３の出力
１７に接続する。
第２図において波形２１７ は、メモリ回路３を、例え
ばフィールド周期（垂直周期）マイナス（減算）１／２
ライン周期（水平周期）の遅延時間を有するフィール
ド遅延回路として使用したときのメモリ回路３の出力１
７におけるビデオ信号の波形を示すものである。
ばフィールド周期（垂直周期）マイナス（減算）１／２
ライン周期（水平周期）の遅延時間を有するフィール
ド遅延回路として使用したときのメモリ回路３の出力１
７におけるビデオ信号の波形を示すものである。
書込レジスタ７は、書込クロック信号人力１９を有し、
この人力はクロック信号処理回路２３の第１出力２１よ
り生ずる書込クロック信号を受信する。
この人力はクロック信号処理回路２３の第１出力２１よ
り生ずる書込クロック信号を受信する。
転送回路９は、転送りロック信号入力２５を有し、この
人力はクロック信号処理回路２３の第２出力２７よりの
、−第２図に波形２２７で示す如くのクロ・ツク信号を
受信する。
人力はクロック信号処理回路２３の第２出力２７よりの
、−第２図に波形２２７で示す如くのクロ・ツク信号を
受信する。
クロック信号処理回路２３はその第３出力２９に読出ク
ロック信号を生じ、この続出クロック信号を読出レジス
タ１３の読出クロック信号人力３１に供給する。
ロック信号を生じ、この続出クロック信号を読出レジス
タ１３の読出クロック信号人力３１に供給する。
クロック信号処理回路２３は、メモリ回路３の第１クロ
ツク信号入力として作用するピン３５に接続されている
第１人力３３と、メモリ回路３の第２クロツク信号入力
として作用するピン３９に接続されている第２人力３７
とを有する。第２図には示してなく、高い書込又は読出
クロック周波数を有する第１クロツク信号をクロック信
号処理回路２３の第１人力３３に供給し、第２図に波形
２３７で示してありより低い転送りロック周波数を有す
る第２クロツク信号をクロック信号処理回路２３の第２
人力３７に供給する。
ツク信号入力として作用するピン３５に接続されている
第１人力３３と、メモリ回路３の第２クロツク信号入力
として作用するピン３９に接続されている第２人力３７
とを有する。第２図には示してなく、高い書込又は読出
クロック周波数を有する第１クロツク信号をクロック信
号処理回路２３の第１人力３３に供給し、第２図に波形
２３７で示してありより低い転送りロック周波数を有す
る第２クロツク信号をクロック信号処理回路２３の第２
人力３７に供給する。
クロック信号処理回路２３内で、前記第１．第２人力３
３．３７ をＡＮＤゲート４１の入力にそれぞれ接続し
、その出力を該処理回路２３の第１．第３出力２１゜２
９に接続する。これによってこれらの出力２１．２９に
おける第１クロツク信号は、第２図に示す−Ｉ＋、 Ｌ
−ｊ＜、ｊτの如くの期間、すなわち、第２クロツク信
号が高い値を有している期間のみに生ずる。
３．３７ をＡＮＤゲート４１の入力にそれぞれ接続し
、その出力を該処理回路２３の第１．第３出力２１゜２
９に接続する。これによってこれらの出力２１．２９に
おける第１クロツク信号は、第２図に示す−Ｉ＋、 Ｌ
−ｊ＜、ｊτの如くの期間、すなわち、第２クロツク信
号が高い値を有している期間のみに生ずる。
クロック信号処理回路２３の第１．第２人力３３．３７
はエツジ検出回路４７の入力４３．４５ にそれぞれ接
続する。エツジ検出回路４７の人力４３をＤ・フリップ
フロップ４９のクロック信号人力に接続し、また人力４
５を上記Ｄ・フリッププロップ４９の入力と、ＡＮＤゲ
ート５１の反転入力に接続する。該ＡＮＤゲート５１の
他方の入力はＤ・フリップフロップ４９の出力に接続す
る。ＡＮＤゲート５１の出力をクロック信号処理回路２
３の出力２７に接続する。Ｄ・フップフロツプ４９は入
力４５に供給される第２クロツク信号を、入力４３に供
給される第１クロツク信号の周期に対応する時間だけ遅
延させ、これによって瞬時１＋、 １４−−−−−に生
ずる第２クロツク信号２３７の後縁によって、第２図に
波形２２７ に示す如くのパルスを出力２７に生ぜしめ
る。
はエツジ検出回路４７の入力４３．４５ にそれぞれ接
続する。エツジ検出回路４７の人力４３をＤ・フリップ
フロップ４９のクロック信号人力に接続し、また人力４
５を上記Ｄ・フリッププロップ４９の入力と、ＡＮＤゲ
ート５１の反転入力に接続する。該ＡＮＤゲート５１の
他方の入力はＤ・フリップフロップ４９の出力に接続す
る。ＡＮＤゲート５１の出力をクロック信号処理回路２
３の出力２７に接続する。Ｄ・フップフロツプ４９は入
力４５に供給される第２クロツク信号を、入力４３に供
給される第１クロツク信号の周期に対応する時間だけ遅
延させ、これによって瞬時１＋、 １４−−−−−に生
ずる第２クロツク信号２３７の後縁によって、第２図に
波形２２７ に示す如くのパルスを出力２７に生ぜしめ
る。
これ゛ららのパルス（２２７） は書込周期の終りに
おいて生じ、書込レジスタ７より続出レジスタ１３への
転送を行う。これらのパルスを水平掃引周期の終りに一
致させることができれば、これらの各瞬時において、周
期−−−ｔ＋、 ｔａ ｔ４． ｔｓ−−−一一内に生
ずるビデオ信号の部分を書込レジスタ７に蓄積すること
ができる。この期間は書込レジスタ７の長さにより定ま
る時間長を有し、この時間長はここにおいては水平掃引
期間（ライントレース周期）Ｔ。
おいて生じ、書込レジスタ７より続出レジスタ１３への
転送を行う。これらのパルスを水平掃引周期の終りに一
致させることができれば、これらの各瞬時において、周
期−−−ｔ＋、 ｔａ ｔ４． ｔｓ−−−一一内に生
ずるビデオ信号の部分を書込レジスタ７に蓄積すること
ができる。この期間は書込レジスタ７の長さにより定ま
る時間長を有し、この時間長はここにおいては水平掃引
期間（ライントレース周期）Ｔ。
に等しいものとする。
続出レジスタ１３の読出しは常に、瞬時−−ｔ２゜ｔｓ
＋−−−−一で開始する。その結果、メモリ回路の遅延
は、フィールド周期マイナス（減算する）１／２水平周
期マイナスＸとなる。（ここでＸ はｔ２とｔ３゜ｔｓ
、ｃ！＝ｔｓｒ間の時間差）。第２クロツク信号２３７
の前縁をシフトすることによっては、多くの回路に要
求される如く、例えばメモリ回路の遅延時間を、メモリ
回路の外部の信号処理回路内の遅延と共に、フィールド
周期・マイナス弓／２水平周期に等しくすることはでき
ない。
＋−−−−一で開始する。その結果、メモリ回路の遅延
は、フィールド周期マイナス（減算する）１／２水平周
期マイナスＸとなる。（ここでＸ はｔ２とｔ３゜ｔｓ
、ｃ！＝ｔｓｒ間の時間差）。第２クロツク信号２３７
の前縁をシフトすることによっては、多くの回路に要
求される如く、例えばメモリ回路の遅延時間を、メモリ
回路の外部の信号処理回路内の遅延と共に、フィールド
周期・マイナス弓／２水平周期に等しくすることはでき
ない。
書込レジスタ１７の書込み期間の終りは、転送りロック
信号２２７ のパルスによって決定される。所望に応じ
、書込レジスタ７の書込クロック信号人力１９を、ＡＮ
Ｄゲート４１の出力の代りに、クロック信号処理回路２
３の人力３３に対し第１図に点線で示した如く接続する
こともできる。
信号２２７ のパルスによって決定される。所望に応じ
、書込レジスタ７の書込クロック信号人力１９を、ＡＮ
Ｄゲート４１の出力の代りに、クロック信号処理回路２
３の人力３３に対し第１図に点線で示した如く接続する
こともできる。
所望に応じ、エツジ検出回路４７とＡＮＤゲート４１の
代りに、同じ機能を行う他の回路を使用することができ
る。
代りに、同じ機能を行う他の回路を使用することができ
る。
転送りロック信号２２７ は第２クロツク信号２３７の
後縁より導出するので、メモリ回路３のメモリ時間長が
長過るような場合に、周期的に臨時に促進した転送を行
うことができる。これは周期的且つ暫定的に第２クロツ
ク信号の周波数を増大させることによって行う。この期
間に書込ませた情報は重要なものでなく、使用には適さ
ない。
後縁より導出するので、メモリ回路３のメモリ時間長が
長過るような場合に、周期的に臨時に促進した転送を行
うことができる。これは周期的且つ暫定的に第２クロツ
ク信号の周波数を増大させることによって行う。この期
間に書込ませた情報は重要なものでなく、使用には適さ
ない。
図示を簡単にするため、クロック信号の１相のみを示し
である。メモリ回路が多相クロック信号を必要とすると
きは、既知の如くして多相クロック信号を発生させれば
良い。
である。メモリ回路が多相クロック信号を必要とすると
きは、既知の如くして多相クロック信号を発生させれば
良い。
本メモリ回路を２進信号組合せを処理するものとすると
きは、集積回路にさらに別な書込、転送、続出レジスタ
の並列動作組合せを付加し、各レジスタによってかかる
信号の組合せのビットを処理するようにすれば良い。
きは、集積回路にさらに別な書込、転送、続出レジスタ
の並列動作組合せを付加し、各レジスタによってかかる
信号の組合せのビットを処理するようにすれば良い。
レジスタが電荷結合型の場合は、第３図に示すように、
書込レジスタ７の最終端に電荷消滅回路５２を設け、さ
らにメモリ回路３の入力１と書込レジスタ７の人力５と
９間にシフトレジスタ５３を設けると好都合である。こ
のシフトレジスタは幾つかのフリップフロップで形成し
、これらをそのセット人力５５に供給されるクロック信
号処理回路２３の出力２７よりのパルスによってすべて
セットし、またこのシフトレジスタ５３のクロック信号
人力５７にはクロック信号処理回路２３の出力２１より
生ずる書込クロック信号を供給する。かくすることによ
って、書込レジスタ７に書込まれるべきビデオ信号の各
部分が生ずる前に、大多数のものが転送回路９のレジス
タにシフトされ、これによって動作特性が改善される。
書込レジスタ７の最終端に電荷消滅回路５２を設け、さ
らにメモリ回路３の入力１と書込レジスタ７の人力５と
９間にシフトレジスタ５３を設けると好都合である。こ
のシフトレジスタは幾つかのフリップフロップで形成し
、これらをそのセット人力５５に供給されるクロック信
号処理回路２３の出力２７よりのパルスによってすべて
セットし、またこのシフトレジスタ５３のクロック信号
人力５７にはクロック信号処理回路２３の出力２１より
生ずる書込クロック信号を供給する。かくすることによ
って、書込レジスタ７に書込まれるべきビデオ信号の各
部分が生ずる前に、大多数のものが転送回路９のレジス
タにシフトされ、これによって動作特性が改善される。
この際ビデオ信号にも成る程度の遅延が生ずるが、この
遅延は前述の如（簡単な方法で補償することができる。
遅延は前述の如（簡単な方法で補償することができる。
第３図の他の部分は第１図のものと同じであり、同じ参
照番号をもって示しである。
照番号をもって示しである。
所望に応じ、メモリ回路３の第２クロツク信号人力３９
と、クロック信号処理回路２３の入力３７との間にＤ・
フリップフロップを挿入することによって、クロック信
号処理回路２３の動作信頼度をより向上させることがで
きる。この場合Ｄ・フリップフロップは、メモリ回路３
の第１クロツク信号人力３５よりクロック信号を受信す
る。
と、クロック信号処理回路２３の入力３７との間にＤ・
フリップフロップを挿入することによって、クロック信
号処理回路２３の動作信頼度をより向上させることがで
きる。この場合Ｄ・フリップフロップは、メモリ回路３
の第１クロツク信号人力３５よりクロック信号を受信す
る。
第１図は本発明による集積メモリ回路の略ブロック図、
第２図は第１図の回路の作動説明用の波形図、第３図は
第１図のメモリ回路の変形例のブロック図である。 ３・・・集積メモリ回路 ７・・・書込レジスタ １１〜ｌｌｎ・・・転送レジスタ ９・・・転送回路 １３・・・読出レジスタ ２３・・・タロツク信号処理回路 ４Ｉ・・・ＡＮＤ ゲート ４７・・・エツジ検出回路 ４９・・・Ｄ・フリップフロップ。 ５２・・・電荷消滅回路 ５３・・・シフトレジスタ。 ＦＩＧ、３ 第１頁の続き ０発 明 者 ヘントリク・アンネ・ハルウィヒ オランダ国５６２１ベーアー・アイ ンドーフエン・フルーネヴアウ ツウエツハ１ ＝４５７一
第１図のメモリ回路の変形例のブロック図である。 ３・・・集積メモリ回路 ７・・・書込レジスタ １１〜ｌｌｎ・・・転送レジスタ ９・・・転送回路 １３・・・読出レジスタ ２３・・・タロツク信号処理回路 ４Ｉ・・・ＡＮＤ ゲート ４７・・・エツジ検出回路 ４９・・・Ｄ・フリップフロップ。 ５２・・・電荷消滅回路 ５３・・・シフトレジスタ。 ＦＩＧ、３ 第１頁の続き ０発 明 者 ヘントリク・アンネ・ハルウィヒ オランダ国５６２１ベーアー・アイ ンドーフエン・フルーネヴアウ ツウエツハ１ ＝４５７一
Claims (1)
- 【特許請求の範囲】 １、 書込レジスタと、動作状態で並列動作をする複数
個の転送レジスタを有する転送回路と、読出レジスタと
を有し、前記書込レジスタは書込クロック信号周波数の
書込クロック信号によって制御され、前記転送回路は転
送りロック信号周波数の転送りロック信号によって、ま
た続出レジスタは続出クロック信号周波数の続出クロッ
ク信号によって制御される直・並・直形集積メモリ回路
において、 集積メモリ回路（３）は、該メモリ回路の第１ クロッ
ク信号入力（３５）に結合され書込または読出クロック
信号周波数の信号に対する第１人力（３３）と、メモリ
回路の第２クロツク信号入力（３９）に結合され転送り
ロック信号周波数の信号に対する第２人力（３７）と、
書込クロック信号に対する第１出力（２１）と、転送り
ロック信号に対する第２出力（２７）と、続出クロック
信号に対する第３出力（２９）とを有するクロック信号
処理回路（２３）を具え、該クロック信号処理回路（２
３）は前記第１．第２人力の信号のみより前記書込・転
送・読出クロック信号を導出するよう構成したことを特
徴とする直・並・直形集積メモリ回路。 ２、 クロック信号処理回路（２３）の第３出力（２９
）が少なくとも１個のゲート回路（４１）を介してクロ
ック信号処理回路（２３）の第１．第２人力（３３，３
７） に接続されてなる特許請求の範囲第１項記載の
集積メモリ回路。 ３、 クロック信号処理回路（２３）の第２出力（２７
）が、少なくとも１個のエツジ検出回路（４７）を介し
てクロック信号処理回路（２３）の第１．第２人力（３
３，３７） に接続されてなる特許請求の範囲第１項
または第２項記載の集積メモリ回路。 ４、 メモリ回路を電荷結合形とし、書込レジスタ（７
）の最終出力端に電荷消滅回路（５２）を設け、かつ書
込レジスタ（７）の人力には、クロツク信号処理回路（
２３）の第２出力（２７）に結合したセット人力（５５
）と、クロック信号処理回路（２３）の第１出力（２１
）に結合したクロック信号入力（５７）とを有するシフ
トレジスタ（５３）を設けてなることを特徴とする特許
請求の範囲第３項記載の直・並・高形集積メモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8301603A NL8301603A (nl) | 1983-05-06 | 1983-05-06 | Geintegreerde geheugenschakeling van een serie-parallel-serie type. |
| NL8301603 | 1983-05-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229779A true JPS59229779A (ja) | 1984-12-24 |
Family
ID=19841814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59087922A Pending JPS59229779A (ja) | 1983-05-06 | 1984-05-02 | 直・並・直形集積メモリ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4599710A (ja) |
| EP (1) | EP0124942B1 (ja) |
| JP (1) | JPS59229779A (ja) |
| AU (1) | AU564558B2 (ja) |
| DE (1) | DE3467061D1 (ja) |
| NL (1) | NL8301603A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745577A (en) * | 1984-11-20 | 1988-05-17 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
| US4884198A (en) * | 1986-12-18 | 1989-11-28 | Sun Microsystems, Inc. | Single cycle processor/cache interface |
| DE3832328A1 (de) * | 1988-09-23 | 1990-03-29 | Broadcast Television Syst | Speicheranordnung fuer digitale signale |
| US5249229A (en) * | 1989-04-04 | 1993-09-28 | Laboratoire Europeen De Recherches Electroniques Avancees Societe En Nom Collectif | Device and method for generating control signals |
| FR2645384B1 (fr) * | 1989-04-04 | 1995-09-01 | Europ Rech Electr Lab | Dispositif et procede de generation de signaux de controle |
| JP3333265B2 (ja) * | 1993-04-28 | 2002-10-15 | セイコーインスツルメンツ株式会社 | 半導体集積回路 |
| US5565816A (en) * | 1995-08-18 | 1996-10-15 | International Business Machines Corporation | Clock distribution network |
| FI109263B (fi) * | 2000-10-26 | 2002-06-14 | Teknoware Oy | Menetelmä ja järjestelmä toimintatilatiedon keräämiseksi |
Citations (1)
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3763480A (en) * | 1971-10-12 | 1973-10-02 | Rca Corp | Digital and analog data handling devices |
| US4117546A (en) * | 1977-12-30 | 1978-09-26 | International Business Machines Corporation | Interlaced ccd memory |
-
1983
- 1983-05-06 NL NL8301603A patent/NL8301603A/nl not_active Application Discontinuation
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1984
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- 1984-05-04 AU AU27684/84A patent/AU564558B2/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680887A (en) * | 1979-12-03 | 1981-07-02 | Hitachi Ltd | Electric charge transfer memory device |
Also Published As
| Publication number | Publication date |
|---|---|
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