JPS59231794A - デジタルｍｏｓ半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、異なるレベルを有する２つの信号を入力され
る信号入力端を備え、第１のレベルを有する信号により
第１の動作様式が釈放可能であり、第２のレベルを有す
る信号により第２の動作様式が釈放可能であシ、場合に
よっては同時の休ＩＦのもとではその都度の別の動作様
式が釈放可能であるようなデジタル間Ｏ８半導体集積回
路に関する。

デジタル間Ｏ８半導体集積回路のためのか＼る構成は、
例えば余分の行および列を有するデジタル間Ｏ８半導体
集積回路にとって、特にこの種のダイナミックメモリに
とって重要である。よく知られているように、か＼るメ
モリのマトリックスは最初はメモリの通常動作のために
用意されていない付加的な行および列を有する。しかし
通常動作のために用意されているメモリセルに欠陥が生
じた場合その欠陥を有する行もしくは列がか＼る余分の
行もしくは列によって置き換えることができる。これは
、余分の行もしくは列が通常動作（これに対してはそれ
らの行もしくは列は最初は阻止されていた。）に対して
は適当な操作によってアクセスされ、これに対して他方
では欠陥セルを含む行もしくは列が永続的に休止させら
れるようにすることによって行なわれる。このためには
、余分の行および列を分離可能な接続にょシ通常動作時
における応答によって阻止するのが普通である。

余分の行もしくは列の活性化は同様にこれらの短絡接続
を分離することによって行なわれる。この場合に余分の
行もしくは列によって置き換えられたメモリマトリック
スの行および列の識別可能性を自由に有することがしば
しば必要である。

西独特許出願第３，３１１，４２７．１においては集積
化されたダイナミック・ライト拳す−ド拳メモリが記憶
されていて、これはメモリマトリックスの通常動作のだ
めに設けられている行もしくは列の余分の行もしくは列
による置き換えはスタティクメモリにおけるいわゆるロ
ール彎コール法に相当して制御信号にて付勢する場合に
データ出力端におけるロジックレベルによって識別可能
である。

そこで、か＼るテストに用いられる制御信号をメモリ回
路の特別にこのだめに設けられた信号端子に印加するこ
とができるが、しかしながらこれはよく知られている理
由から望ましくないメモリを含むＩＣデバイスのだめの
接続ピンの増加をもだらす。もちろん一方では通常動作
のために、そして他方ではテスト動作のために、共通の
外部信号入力端に印加される種々に調整された信号電圧
が用いられる。一方のレベルの信号の場合にはこれらは
一方の動作様式をもたらし、他方のレベルの信号の場合
にはこれらは自動的に集積回路の相応の内部構成にした
がって他方の動作様式をもたらす。このだめには切換え
を生せしめる切換装置が必要である。この切換装置は、
共通に両信号様式によって作用を受ける外部信号入力端
に印加される信号に基いて、印加信号が通常動作のだめ
に用意されたかどうか、又は例えばテスト動作のために
用意されたかどうかを確認し、それからこの信号によシ
テスト動作または通常動作への回路の相応せる内部調整
が行なわれるようにする。

例えば、集積回路におけるテスト機能を準備されている
回路部分は、上述のように内部接続されたテスト動作用
信号電極にＩＣデバイスの通常動作電圧よりも大きい信
号電圧を印加することにより活性化される。しかしなが
ら、その際に通常動作のだめに用意された信号電圧が上
述の信号端子に印加されるときにテスト機能が釈放され
ることがないように保証しなければならない。他方では
、テスト信号のだめの電圧は自明な理由からなおも集積
回路の最大許答印加電圧以下になければならない。さら
にテスト信号印加時に上述の入力端を介する電流はでき
るかぎυ避けるべきである。さらにこのテスト動作が上
述のデバイスにおいて前もって通常動作のために用意さ
れている回路部分が余分の回路部分によって置き換えら
れたときのみ可能であることが好ましく、これに対して
前もってテスト動作用回路部分の完全な休止が与えられ
ていることが好ましい。なんとなれば、それにより、余
分を備え回路的に互いに一致させられて構成されたＩＣ
において、余分の部分が既に通常動作に投入された場合
と、そうでない場合と簡単に区別することができるから
である。

〔発明の目的〕

本発明の目的は冒頭に定義にしたデジタル間Ｏ８半導体
集積回路を１述の観点にしたがって構成することにある
。

〔発明の構成〕

この目的は、本発明によれば、両信号様式を受ける信号
入力端は第１のＭＯ８電界効果トランジスタのゲートと
接続されていて、この第１のＭＯ８電界効果トランジス
タはドレインを供給電位に置かれ、かつソースを第２の
ＭＯ８電界効果トランジスタのソース・ドレイン区間を
介して一方ではシュミツ））リガ回路の入力端と、他方
では第３のＭＯ８電界効果トランジスタのドレインとそ
れぞれ接続されていて、この第３のＭＯ８電界効果トラ
ンジスタはゲートを供給電位に、ソースを基準電位に置
かれ、前記シュミットトリガ回路の出力端は２つの入力
端を備えだ出力増幅器の第１の入力端の匍Ｊ御のだめに
用いられ、その出力増幅器は他方で供給電位と基準電位
に置かれ、その出力増幅器の第２の入力端は＠４および
第５のＭＯ８電界効果トランジスタの直列接続と２つの
入力端を備えたＡＮＤゲートとからなり同時に第２のＭ
Ｏ８ｔ界効果トランジスタの制御のために用いられる回
路部分によって制御されるようになっていて、この回路
部分では第５のＭＯ８電界効果トランジスタがソースを
基準電位に接続され、ドレインを分離可能な接続を介し
て前言自ＡＮＤゲートの第１の入力端と第４のＭＯ８Ｏ
８電界効果フランジ２スタースとに接続されていて、こ
の第４のＭＯ８電界効果トランジスタのドレインは供給
電位に置かれ、さらに第５のＭＯ８電界効果トランジス
タの制御のだめに第１のクロック信号が、第４のＭＯ８
電界効果トランジスタの制御のために第２のクロック信
号が、前記ＡＮＤゲートの第２の入力端の制御のだめに
第３のクロック信号がそれぞれ用意されていて、前記Ａ
ＮＤゲートの出力端は一方では第２のＭＯ８ｉＯ８電界
効果トランジスタのためと前記出力増幅器の第２の入力
端の制御のだめに用いられ、前記出力増幅器の出力端に
現れる信号はＭＯ８半導体集積回路の他の部分の付勢な
いしは制御のために用いられるようになっていることに
よって達成される。

〔発明の実施例〕

以下、図面を参照しながら、本発明を実施例について更
に詳細に説明する。

第１図に示されている本発明による回路の第１実施例の
回路図においては、異なるレベルを有する２つの信号様
式Ａを受ける本発明による回路部分ｂ（しきい値スイッ
チ）と、更に通常動作のために設けられている回路部分
ａが示されている。

回路部分ａは通常もしくは実動作に用いられ、回路部分
すはテスト動作に用いられる。発生すべき信号φＲによ
ってテスト回路すは作動可能にされる。同時に信号φＲ
は通常動作のだめに設けられている回路部分ａを不動作
にさせるのに用いることができる。

そこで、本発明の定義にしたがって、第１のＭＯ８電界
効果トランジスタＴ１はゲートを上述の信号端子Ａに接
続され、ドレインを供給電位■ｃｃに接続され、ソース
を第２のＭＯ８Ｏ８電界効果トランジスタＴ２−ス・ド
レイン区間を介して一方ではシュミットトリガ回路ＳＴ
の入力端Ｂに接続され、他方では第３のＭＯ８Ｏ８電界
効果トランジスタＴ３−ス・ドレイン区間を介して基準
電位■ｓｓ　に接続されている。第３のトランジスタＴ
３のゲートは直接に供給電位■ｃｃに接続されているの
に対して、第２のＭＯ８Ｏ８電界効果トランジスタＴ２
−トはＡＮＤゲートＵの出力によって制御されるように
なっている。

この個所では、第１図および第３図に示されている実施
例においては、回路に使用されているトランジスタの総
てが自己阻止型であり、且つ同一のチャネル導電型、特
にｎチャネル型であることが確認されるはずである。Ａ
ＮＤゲートについては第３図から明らかであるようにこ
れは自己阻止型の唯一のＭＯ８電界効果トランジスタに
よって実現できることをも注目すべきである。

出力増幅器は第１図に示す本発明実施例の場合には直列
接続されている２つの出力トランジスタＡｔ１およびＡ
ｔ２によって与えられており、電界効果トランジスタＡ
ｔｌはソースを基準電位ｖｓｓに、そして電界効果トラ
ンジスタＡｔ２はドレインを供給電位ｖｃｃに置かれて
いる。トランジスタＡｔ２のソースとトランジスタＡｔ
、ｌのドレインは共に所望の信号φＲを供給する出力端
を形成している。

出力増幅器において基準電位ｖｓｓ側に置かれているト
ランジスタＡｔｌのゲートの制御のためにシュミツ１４
リガ回路ＳＴの出力端Ｃが用いられる。

供給電位ｖｃｃ側にあるトランジスタＡｔ２のゲートの
制御のためにＡＮＤゲートＵの出力が用意されていて、
このＡＮＤゲートＵの出力は既に述べたように第２のＭ
Ｏ８Ｏ８電界効果トランジスタＴ２−トの制御のために
用いられる。

本発明における第５のＭＯ８Ｏ８電界効果トランジスタ
Ｔ５ゲートを第１のクロック信号φＡによって制御され
、ソースを基準電位■ｓｓに置かれ、ドレインを分離可
能な接続ＦＬの介在のもとにＡＮＤゲートＵの一方の入
力端と第４のＭＯ８Ｏ８電界効果トランジスタＴ４−ス
とに接続されている。このトランジスタＴ４はドレイン
を供給電位ｖｃｃのだめの供給端子に接続されていて、
ゲートを第２のパルス列によって制御されるようになっ
ている。ＡＮＤゲートＵの第２の入力端の制御のだめに
第３のパルス列φＰが用いられる。

第１図による回路は第３図の回路と次の点で異なってい
る。即ち、第３図による回路においては出力増幅器の複
雑化された構成、シュミットトリガ回路ＳＴの実施形態
、ＭＯ８電界効果トランジスタによるＡＮＩ）ゲー）Ｕ
の実現が与えられていることである。まずさらにこの第
３図による実施可能性について述べることにする。

トランジスタＴ、ｉ　ｉＴ２　；！Ｔ３と信号入力端へ
との接続回路および制御に関しては第１図の構成のもの
と一致している。

第３図において使用されているシュミットトリガ回路Ｓ
Ｔの構成の場合には４つのＭＯ８電界効果トランジスタ
８１１〜Ｓｔ４が設けられていて、これらのうち１番目
のトランジスタＳｔ１のゲートと２番目のトランジスタ
Ｓｔ２のゲートはシュミットトリガ回路ＳＴの信号入力
端Ｂをなしている。この１番目のトランジスタＳｔｌは
ソースを基準電位■ｓｓに置かれ、ドレインを２番目の
トランジスタ８１２のソースに接続されると共に４番目
のトランジスタＳｔ４のソース・ドレイン区間を介して
供給電位Ｖｃｃに接続されている。３番目のトランジス
タＳｔ３はソースをシュミツ））リガ回路ＳＴの信号出
力端Ｃと４番目のトランジスタｓｔ４のゲートとに接続
され、そしてゲートとドレインとを供給電位ｖｃｃに置
かれている。

第１のクロック信号φＡと第２のクロック信号φ■とに
よって制御される第５のトランジスタＴ５もしくは第４
のトランジスタＴ４の回路並びに分離可能な接続ＰＬの
使用に関しては＠１図および第３図の両者は一致してい
る。ＡＮＤゲートＵの実現のためにＭＯ８電界効果トラ
ンジスタが使用され、これのドレインは第３のパルス列
φＰを受け、ＡＮＤゲートの出力端を形成するこれのソ
ースは第２のトランジスタＴ２のゲートに直接に接続さ
れると共にコンデンサＣ１を介して第４のトランジスタ
Ｔ４のソース、即ち自分のゲートに接続されている。Ａ
ＮＤゲートＵの出力端は、例えば第１図から明らかのよ
うにして（Ａｔｌ、Ａｔ２により）構成することのでき
る回路全体の出力端における増幅器回路の入力端に接続
されている。

しかしながら、第３図に示されている本発明実施例では
出力増幅器は同様にンユミットトリガ回路として構成さ
れていて、これはこの場合にはプートストラップ回路と
組合わされている。これの実現のために６つのＭＯ８電
界効果トランジスタＡｔ３〜Ａｔ８とコンデンサＣ２が
設けられていて、これらは次のように接続されている。

ＡＮＤゲー）Ｕの出力を受ける出力増幅器の第１の入力
端はトランジスタＡｔ８の一方の通電端子によって与え
られ、このトランジスタＡｔ８はゲートを供給電位ｖｃ
ｃに置かれ、他方の通電端子を回路接続点Ｓに接続され
ている。この回路接続点Ｓは（同様に第４のトランジス
タＴ４の制御のだめに導入される）第２のクロックパル
スφＶによってゲートを制御されるＭＯ８電界効果トラ
ンジスタＡｔ５のソース・ドレイン区間を介して基準電
位ｖｓｓに導かれている。さらに、この回路接続点Ｓは
コンデンサＣ２を介して所望のパルスφＲを供給する出
力増幅器の信号出力端に導かれている。

そして、この回路接続点ＳはトランジスタＡｔ６のゲー
トにも接続されていて、このトランジスタＡｔ６はソー
スを信号出力端に接続され、ドレインを供給電位ｖｃｃ
に置かれている。更に、ＡＮＤゲ−）Ｕの出力端、即ち
トランジスタＡｔ８の入力側端子はブートストラップコ
ンデンｆＣ１を介して接続点りに接続されている。

ンユミッ））リガ回路ＳＴの出力端Ｃは、この場合には
基準電位ｖｓｓに直接に接続されているＭＯ８電界トラ
ンジスタＡｔ３のゲートとこのトランジスタＡｔ３と直
列に接続されていてドレインを信号出力端に接続されて
いるＭＯ８電界トランジスタＡｔ４のゲートＣ二接続さ
れている。これらの両トランジスタＡｔ３およびＡｔ４
間の接続点はＭＯ８電界トランジスタＡｔ７のソース・
ドレイン区間を介して供給電位Ｖｃｃに置かれ、これに
対してトランジスタＡｔ７のゲートは出力増幅器の出力
端に直接に接続されている。

第４図のタイムチャートには、信号入力端Ａへの制御と
、パルスφＶ（第２クロツクパルス）、φＡ（第１クロ
ツクパルス）、φｐ　（第３クロツクパルス）の経過と
、ンユミッ千斗すガ回路の入力端Ｂおよび出力端Ｃ並び
にＡＮＤゲー）Ｕに接続されている第４のトランジスタ
Ｔ４のソースＤにおける状態経過と、全体回路の出力端
における発生すべきパルスφＲの経過とが例示されてい
る。

しかしながら、これに関する詳細に入る前に先ず＠１図
もしくは第３図による回路の挙動について詳しく説明す
る。

第４のトランジスタＴ４の制御に役立つクロック信号φ
Ｖ（即ち第２のクロック信号）はこのトランジスタによ
って制御されるＡＮＤゲートＵの入力端の電圧値ＶＣＣ
−ＵＴ　（Ｕｙｒ＝Ｔ４のしきい値電圧）への充電に役
立つ。第５のトランジスタの制御に用いられる第１のク
ロック信号φＡはφ■が値ｖｓｓに切シ換わった後に基
準電位ｖｓｓから供給電位Ｖｃｃにまで到達する。これ
によって、Ｔ４により制御されるＡＮＤゲー）Ｕの入力
端は、Ｔ５とＴ４との間の接続が完全であるかぎり再び
放電させられる。これに対してその接続が分離されてい
る場合にはＡＮＤゲートＵへのクロック信号φＡの作用
がなくなる。

ＡＮＤゲー）Ｕの制御のために用いられる第３のクロッ
ク信号φＰにおいては信号出力端Ａにおいて７００以上
のレベルがかかるとそのクロック信号φＰの立ち土かり
縁が出力信号φＲの立ち上がり縁を決めることが確認さ
れる。クロック信号φいおよびφＰはいずれも信号φＶ
の立ち上がりにともなって基準電位ｖｓｓヘリセットさ
れることが好ましい。

信号入力端Ａによって制御されるトランジスタＴｔ、１
１．’ｒ３の直列回路は第２のトランジスタＴ２と第３
のトランジスタＴ３との間に、即ちンユミットトリガ回
路ＳＴの入力端Ｂに、第２図から解かるような推移、即
ち信号入力端Ａに存在し基準電位ｖｓｓを基準とする電
圧ＵＡに対する点Ｂと基準電位■ｓｓとの間の電圧ＵＢ
の推移をもたらす。この場合に曲線の傾斜はトランジス
タＴｌ〜Ｔ３の設計によって調整できる。第２図に示さ
れている推移は最適設計に相当する。これにより供給電
圧Ｖｃｃとこれの２倍値との間に信号入力端Ａの電ＥＥ
ＵＡがあるとき、ンユミットトリガ回路ＳＴのしきい値
が到達されるように努められる。

第２のトランジスタＴ２を介してＡＮＤゲートＵの介在
のもとじ第３のクロック信号φＰはトランジスタＴ１〜
Ｔ３の組合せへ影響を及ぼし、これにより第１図および
第３図に示されている回路ニオケるパワー損失が回路の
動作サイクルの活動時間範囲に限定される。クロック信
号φＰは明らかの如（ＡＮＤゲートＵは分離可能な接続
ＦＬが末だ完全である限り通過し得ない。この場合にＴ
４とＡＮＤゲー）Ｕとの間にある接続、即ち接続点りが
第５のトランジスタＴ５および分離可能な接続ＰＬを介
して活動サイクルの開始にともなって電位値Ｖｓｓに押
えられる。第２のクロック信号φ■およびそれにより制
御される第４のトランジスタＴ４は接続点りの予備充電
が行なわれるように配慮する。この動作状態では横流は
存在しないので、第１図および第３図に示されている信
号φＲの発生に役立つ回路の電流消費が無視できるほど
小さくなる。この際に出力信号φＲの発生はしめだされ
る。ここで分離可能な接続ＦＬが遮断されると、相応に
高く定められた信号入力端Ａにおける信号電圧Ｕ　、例
えばＵＡ＝２ｖｃｃが印加されたとき出力信号が発生す
る。この出力信号は、これまで不動作の回路部分ｂ、例
えばテスト回路の活性化すべく、例えば第１図から分か
るように、信号φＲにより例えばテスト動作に用いられ
る回路部分ｌ）を活動状態にスイッチすることによって
、引き出すことができる。これが望まれる場合には困難
なしに回路的にクロックφＲによって、信号入力端Ａを
通した通常動作用回路部分ａの付勢が阻止される。

第４図に示されている第１図および第３図の回゛路への
信号供給から分かるように、信号入力端Ａに生じるレベ
ルはｖｓｓとｖｃｃとの間の値を取り、テスト動作時に
はＶｃｃと２　Ｖ　ｃ　ｃとの間の値を取ることができ
る。ディジタルｎチャネルＭＯ８集積回路の場合にはト
ランジスタの許容ゲート電圧が一般に少なくとも最大動
作電圧の２倍の大きさであるので、信号入力端Ａにおけ
るか−る電圧印加は回路の損傷をもたらすことはない。

通常動作時の時間特性およびテスト動作時の時間特性が
第４図にそれぞれＮＢ、ＲＣにて示されている欄に表さ
れている。

所望の時間特性を示すクロックφＶ、φＡおよびφＰを
得るだめに、最も簡単には第２のパルス列φＶから出発
し、これを第１ａ図の回路に入力すればよい。これは、
パルス列φＶを入力されて出力端にパルスφＡを発生す
る第１のインバータ１からなる。更に、第１のインバー
タ１の出力は第２のインバータ２の入力端とＡＮＤゲー
ト４の第１の入力端を制御する。このＡＮＤゲート４の
第２の入力端は第３のインバータ３の出力によって制御
され、この第３のインバータ３の入力端は第２のインバ
ータ２の出力端に接続されている。

ＡＮＤゲート４の出力端はパルス列φＰを供給する。

【図面の簡単な説明】 第１図は本発明による回路の簡単な実施例を示す回路図
・第１ａ図はクロック信号を形成するだめの回路例を示
す回路図、第２図は信号入力端に印加される電圧レベル
の応答曲線を示す特性図、＠３図は本発明による回路の
好ましい実施例を示す回路図、第４図は本発明による回
路を動作させるに必要なパルスおよび回路要部の動作を
説明するためのタイムチャートである。 Ａ・・・信号入力端、　ｖｓｓ・・・基準電位、　ｖｃ
ｃ・・・供給電位、　Ｔ１〜Ｔ５・・・第１ないし第５
のＭＯ８電界効果トランジスタ、　ＳＴ・・・ンユミッ
トトリガ回路、　Ｕ・・・ＡＮＤゲート、　ＦＬ・・・
分離可能な接続、　φＡ・・・第１のクロック信号、φ
Ｖ・・・第２のタロツク信号、　φＰ・・第３のクロッ
ク信号。 ＩＧＩ ＩＧ　３ ＩＧ４

Claims (1)

1. 【特許請求の範囲】 ■）異なるレベルを有する２つの信号を入力される信号
   入力端を備え、第１のレベルを有する信号により第１の
   動作様式が釈放可能であり、第２のレベルを有する信号
   によυ第２の動作様式が釈放可能であるようなデジタル
   間Ｏ８半導体集積回路において、両信号様式を受ける信
   号入力＠（Ａ）は第１のＭＯ８電界効果トランジスタ（
   Ｔ１）のゲートと接続されていて、この第１のＭＯ８電
   界効果トランジスタはドレインを供給電位（ＶＣＣ）に
   置かれ、かつソースを第２のＭＯ８電界効果トランジス
   タ（Ｔ２）のソース・ドレイン区間を介して一方ではシ
   ュミツ））リガ回路（ＳＴ）の入力端ｔＢ）と、他方で
   は第３のＭＯ８電界効果トランジスタ（Ｔ３）のドレイ
   ンとそれぞれ接続されていて、この第３のＭＯ８電界効
   果トランジスタ（Ｔ３）はゲートを供給電位（ｖＣＣ）
   に、ソースを基準電位（ＶＳＳ）に置かれ、前記ンユミ
   ットトリガ回路（ＳＴ）の出力端（Ｃ）は２つの入力端
   を備えた出力増幅器の第１の入力端の制御のだめに用い
   られ、その出力増幅器は他方で供給電位と基準電位に置
   かれ、その出力増幅器の第２の入力端は第４および第５
   のＭＯ８電界効果トランジスタ（’ｒ”、ｉ、’Ｉ’ｓ
   ）の直列接続と２つの入力σｄ、１を１ｅｆｔえたＡＮ
   ’Ｄゲート（Ｕ）とからなり同時に第２のＭＯ８電界効
   果トランジスタ（Ｔ２）の制御のために用いられる回路
   部分によって制御されるようになっていて、この回路部
   分では第５のＭＯ８電界効果トランジスタ（Ｔ５）がソ
   ースを基準電位（ＶＳＳ）に接続され、ドレインを分離
   可能な接続（ＰＬ）を介して前記ＡＮＤゲートの第１の
   入力端と第４のＭＯ８電界効果トランジスタ（Ｔ４）の
   ソースとに接続されていて、この第４のＭＯ８電界効果
   トランジスタ（Ｔ４）のドレインは供給電位（ＶＣＣ）
   に置かれ、さらに第５のＭＯ８電界効果トランジスタ（
   Ｔ５）の制御のために第１のクロック信号（φＡ）が、
   第４のＭＯ８Ｏ８電果効果トランジスタ４）の制御のた
   めに第２のクロック信号（φＶ）が、前記ＡＮＤゲート
   （Ｕ）の第２の入力端の制御のために第３のクロック信
   号（φＰ）がそれぞれ用意されていて、前記ＡＮＤゲー
   ）（Ｕ）の出力端は一方では第２のＭＯ８電界効果トラ
   ンジスタ（Ｔ２）の制御のだめと前記出力増幅器の第２
   の入力端の制御のだめに用いられ、前記出力増幅器の出
   力端に現れる信号（φＲ）はＭＯ８半導体集積回路の他
   の部分（ｂ）の付勢ないしは制御のために用いられるよ
   うになっていることを特徴とするデジタルＭＯ８半導体
   集積回路。 ２）第２のＭＯ８電界４効果トランジスタ（Ｔ２）はゲ
   ートを直接に前記ＡＮＤゲート（Ｕ）の出力端に接続さ
   れていることを特徴とする特許請求の範囲第１項記載の
   デジタルＭＯ８半導体集積回路。 ３）前記出力増幅器は２つのＭＯ８電界効果トランジス
   タ（Ａｉｌ　、Ａｔ２）の直列回路からなり、−芳のＭ
   Ｏ８電界効果トランジスタ（Ａｔｌ）はソースを基準電
   位（ＶＳＳ）に置かれてゲートをｔ）ロ記シュミットト
   リガ回路（ＳＴ）の出力端（Ｃ）に接続されていて、他
   方のＭＯ８電界効果トランジスタ（Ａｔ２）はドレイン
   を供給電位（ｖｃｃ）に置かれてゲートを前記ＡＮＤゲ
   ートの出力端に、例えば直接に接続されていて、信号出
   力端（φＲ）はこれらの両ＭＯ８電界効果トランジスタ
   （Ａｔｌ、’Ａｔ２）間の接続点によって与えられてい
   ることを特徴とする特許請求の範囲第１項または第２項
   記載のデジタルＭ’Ｏ８半導体集積回路。 ４）前記出力増幅器は６つのＭＯ８電界効果トランジス
   タ（Ａｔ３〜Ａｔ８）と１つのコンデンサ（Ｃ２）との
   組み合わせからなシ、これにおいては前記ＡＮＤゲー）
   （Ｕ）によって作用を及ぼされる入力端はゲートを供給
   電位（ＶＣＣ）に置かれている１番目のＭＯ８電界効果
   トランジスタ（Ａｔ８）の一方の通電端子によって与え
   られていて、この１番目のＭＯ８電界効果トランジスタ
   の他方の通電端子は一方では第２のクロック信号（φＶ
   ）によって制御される２番目のＭＯ８電界効果トランジ
   スタ（Ａｔ５）のソース・ドレイン区間を介して基準電
   位（ＶＳＳ）に置かれていて、他方では供給電位（Ｖｃ
   ｃ）とその出力増幅器の信号出力端との間にある３番目
   のＭＯ８電界効果トランジスタ（Ａｔ６）のゲートに接
   続されていると共に前記コンデンサ（Ｃ２）を介してそ
   の出力増幅器の信号出力端（φＲ）に接続されていて、
   更にこの信号出力端（φＲ）は４番目および５番目のＭ
   Ｏ８電界効果トランジスタ（Ａｔ３　、Ａｔ４）の直列
   回路を介して基準電位（Ｖｓｓ）に接続されていて、こ
   れらの４番目および５番目のＭＯ８電界効果トランジス
   タ（Ａｔａ　、Ａｔ４　）のゲートは前記シュミツ））
   リガ回路（ＳＴ）の出力端（Ｃ）に接続されており、ま
   たこれらの４番目および５番目のＭＯ８電界効果トラン
   ジスタ（Ａｔ３゜Ａｔ４）間の接続点は６番目のＭＯ８
   電界効果トランジスタ（Ａｔ７）のソース・ドレイン区
   間を介して供給電位（Ｖｃｃ）に接続されていて、この
   ６番目のＭＯ８電界効果トランジスタ（Ａｔ７）のゲー
   トはその出力増幅器の信号出力端（φＲ）に接続されて
   いることを特徴とする特許請求の範囲＠１項または第２
   項記載のデジタルＭＯ８半導体集積回路。 ５）前記ＡＮＤゲート（Ｕ）は、ゲートを第４のＭＯ８
   電界効果トランジスタ（Ｔ４）のソースに接続され且つ
   ドレインに第３のクロックパルス（φＰ）を受けるＭＯ
   ８電界効果トランジスタによって構成されていて、該Ｍ
   Ｏ８電界効果トランジスタのソースは第２のＭＯ８電界
   効果トランジスタ（Ｔ２）のゲートと前記出力増幅器の
   第２の入力端（Ａｔ２゜Ａｔ８）とに接続されているこ
   とを特徴とする特許請求の範囲第１項ないし第４項のい
   ずれかに記載のデジタル間Ｏ８半導体集積回路。 ６）４つのＭＯ８電界効果トランジスタ（Ｓｔｌ〜５Ｌ
   ４）からなる前記シュミットトリガ回路（ＳＴ）はそれ
   の入力端がこれらのトランジスタのうちの互いに直列接
   続された２つのトランジスタ（Ｓｔｌ、５ｔ２）のゲー
   トによって与えられるように構成されていて、その場合
   に一方のトランジスタ（Ｓｔｌ）は基準電位（ＶＳＳ）
   に置かれ、他方のトランジスタ（Ｓｉ２）はこのシュミ
   ットトリガ回路（ＳＴ）の出力端（Ｃ）に接続されてい
   て、更にこのシュミットトリガ回路（ＳＴ）の出力端Ｆ
   Ｃ）は抵抗として接続されている別のトランジスタ（ｓ
   ｔ３）を介して供給電位（Ｖｃｃ）に接続されていて、
   このシュミツ））リガ回路（ＳＴ）の入力側にある前記
   の２つのトランジスタ（Ｓｔｌ　、８１２）間の接続点
   は残りの１つのトランジスタ（８１４）を介して供給電
   位（ｖｃｃ）に接続されていて、この残りの１つのトラ
   ンジスタ（Ｓｉ２）のゲートはこのシュミットトリガ回
   路（ＳＴ）の出力端（Ｃ）に接続されていることを特徴
   とする特許請求の範囲第１項ないし第５項のいずれかに
   記載のデジタル間Ｏ８半導体集積回路。