JPH0454320B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、異なるレベルを有する２つの信号を
入力される信号入力端を備え、第１のレベルを有
する信号により第１の動作様式が可能であり、第
２のレベルを有する信号により第２の動作様式が
可能であり、場合によつては同時の休止のもとで
はその都度の別の動作様式が可能であるようなデ
ジタルMOS半導体集積回路に関する。

デジタルMOS半導体集積回路のためのかゝる
構成は、例えば冗長行および列を有するデジタル
MOS半導体集積回路にとつて、特にこの種のダ
イナミツクメモリにとつて重要である。よく知ら
れているように、かゝるメモリのマトリツクスは
最初はメモリの通常動作のために用意されていな
い付加的な行および列を有する。しかし通常動作
のために用意されているメモリセルに欠陥が生じ
た場合その欠陥を有する行もしくは列がかゝる冗
長行もしくは列によつて置き換えることができ
る。これは、冗長行もしくは列が通常動作（これ
に対してはそれらの行もしくは列は最初は阻止さ
れていた。）に対しては適当な操作によつてアク
セスされ、これに対して他方では欠陥セルを含む
行もしくは列が氷続的に休止させられるようにす
ることによつて行われる。こののためには、冗長
行および列を分離可能な接続により通常動作時に
おける応答から切り離すのが普通である。冗長行
もしくは列の活性化は同様にこれらの短絡接続を
分離することによつて行われる。この場合に冗長
行もしくは列によつて置き換えられたメモリマト
リツクスの行および列の識別可能性を有すること
がしばしば必要である。

西独特許出願第3311427.1においては集積化さ
れたダイナミツク・ライト・リード・メモリが記
載されていて、これはメモリマトリツクスの通常
動作のために設けられている行もしくは列の冗長
行もしくは列による置き換えは、スタテイツクメ
モリにおけるいわゆるロール・コール法に相応し
た制御信号の印加の場合にデータ出力端における
ロジツクレベルによつて識別可能である。そこ
で、かゝるテストに用いられる制御信号をメモリ
回路の特別にこのために設けられた信号端子に印
加することができるが、しかしながらこれはよく
知られている理由から望ましくないメモリを含む
ICデバイスのための接続ピンの増加をもたらす。
もちろん共通の外部信号入力端に、一方では通常
動作のために、そして他方ではテスト動作のため
に、異なつて調整された信号電圧が印加されるよ
うにすることもできる。一方のレベルの信号の場
合にはこれらは一方の動作様式をもたらし、他方
のレベルの信号の場合にはこれらは自動的に集積
回路の相応の内部構成にしたがつて他方の動作様
式をもたらす。このためには切換えを生ぜしめる
切換装置が必要である。この切換装置は、共通の
外部信号入力端に印加される信号に基いて、印加
信号が通常動作のために用意されたかどうか、又
は例えばテスト動作のために用意されたかどうか
を確認し、それからこの信号によりテスト動作ま
たは通常動作への回路の相応せる内部調整が行わ
れるようにする。

例えば、集積回路におけるテスト機能を有する
回路部分は、上述のように内部接続された信号入
力電極にテスト動作用のICテバイスの通常動作
電圧よりも大き信号電圧を印加することにより活
性化される。しかしながら、その際に通常動作の
ために用意された信号電圧が上述の信号端子に印
加されるときにテスト機能が有効にされることが
ないように保証しなければならない。他方では、
テスト信号のための電圧は自明な理由からなおも
集積回路の最大許容印加電圧以下になければなら
ない。さらにテスト信号印加時に上述の入力端を
介する電流はできるかぎり避けるべきである。さ
らにこのテスト動作が上述のデバイスにおいて前
もつて通常動作のために用意されている回路部分
が冗長回路部分によつて置き換えられたときのみ
可能であることが好ましく、一方で前もつてテス
ト動作用回路部分の完全な休止が与えられている
ことが好ましい。なんとなれば、それにより、冗
長を備え回路的に互いに一致させられて構成され
たICにおいて、冗長の部分が既に通常動作に投
入された場合と、そうでない場合と簡単に区別す
ることができるからである。

〔発明の目的〕

本発明の目的は冒頭に定義にしたデジタル
MOS半導体集積回路を上述の観点にしたがつて
構成することにある。

〔発明の構成〕

この目的は、本発明によれば、両信号様式を受
ける信号入力端は第１のMOS電界効果トランジ
スタのゲートと接続されていて、この第１の
MOS電界効果トランジスタはドレインを供給電
位に置かれ、かつソースを第２のMOS電界効果
トランジスタのソース・ドレイン区間を介して一
方ではシユミツトトリガ回路の入力端と、他方で
は第３のMOS電界効果トランジスタのドレイン
とそれぞれ接続されていて、この第３のMOS電
界効果トランジスタはゲートは供給電位に、ソー
スを基準電位に置かれ、前記シユミツトトリガ回
路の出力端は２つの入力端を備えた出力増幅器の
第１の入力端の制御のために用いられ、その出力
増幅器は他方で供給電位と基準電位に置かれ、そ
の出力増幅器の第２の入力端は第４および第５の
MOS電界効果トランジスタの直列接続と２つの
入力端を備えたANDゲートとからなり同時に第
２のMOS電界効果トランジスタの制御のために
用いられる回路部分によつて制御されるようにな
つていて、この回路部分では第５のMOS電界効
果トランジスタがソースを基準電位に接続され、
ドレインを分離可能な接続を介して前記ANDゲ
ートの第１の入力端と第４のMOS電界効果トラ
ンジスタのソースとに接続されていて、この第４
のMOS電界効果トランジスタのドレインは供給
電位に置かれ、さらに第５のMOS電界効果トラ
ンジスタの制御のために第１のクロツク信号が、
第４のMOS電界効果トランジスタの制御のため
に第２のクロツク信号が、前記ANDゲートの第
２の入力端の制御のために第３のクロツク信号が
それぞれ用意されていて、前記ANDゲートの出
力端は一方では第２のMOS電界効果トランジス
タの制御のためと前記出力増幅器の第２入力端の
制御のために用いられ、前記出力増幅器の出力端
に現れる信号はMOS半導体集積回路の他の部分
の付勢ないしは制御のために用いられるようにな
つていることによつて達成される。

〔発明の実施例〕

以下、図面をを参照しながら、本発明を実施例
について更に詳細に説明する。

第１図に示されている本発明による回路の第１
実施例の回路図においては、異なるレベルを有す
る２つの信号様式Ａを受ける本発明による回路部
分ｂ（しきい値スイツチ）と、更に通常動作のた
めに設けられている回路部分ａが示されている。
回路部分ａは通常もしくは実動作に用いられ、回
路部分ｂはテスト動作に用いられる。発生すべき
信号φ_Rによつてテスト回路ｂは作動可能にされ
る。同時に信号φ_Rは通常動作のために設けられ
ている回路部分ａを不動作にさせるのに用いるこ
とができる。

そこで、本発明の定義にしたがつて、第１の
MOS電界効果トランジスタＴ１はゲートを上述
の信号端子Ａに接続され、ドレインを供給電位
V_CCに接続され、ソースを第２のMOS電界効果ト
ランジスタＴ２のソース・ドレイン区間を介して
一方ではシユミツトトリガ回路STの入力端Ｂに
接続され、他方では第３のMOS電界効果トラン
ジスタＴ３のソース・ドレイン区間を介して基準
電位V_SSに接続されている。第３のトランジスタ
Ｔ３のゲートは直接に供給電位V_CCに接続されて
いるのに対して、第２のMOS電界効果トランジ
スタＴ２のゲートはANDゲートＵの出力によつ
て制御されるようになつている。

この個所では、第１図および第３図に示されて
いる実施例においては、回路に使用されているト
ランジスタの総てが自己阻止型であり、且つ同一
のチヤネル導電型、特にｎチヤネル型であること
が確認されるはずである。ANDゲートについて
は第３図から明らかであるようにこれは自己阻止
型の唯一のMOS電界効果トランジスタによつて
実現できることをも注目すべきである。

出力増幅器は第１図に示す本発明実施例の場合
には直列接続されている２つの出力トランジスタ
At１およびAt２によつて与えられており、電界
効果トランジスタAt１はソースを基準電位V_SS
に、そして電界効果トランジスタAt２はドレイ
ンを供給電位V_CCに置かれている。トランジスタ
At２のソースとトランジスタAt１のドレインは
共に所望の信号φ_Rを供給する出力端を形成して
いる。

出力増幅器において基準電位V_SS側に置かれて
いるトランジスタAt１のゲートの制御のために
シユミツトトリガ回路STの出力端Ｃが用いられ
る。供給電位V_CC側にあるトランジスタAt２のゲ
ートの制御のためにANDゲートＵの出力が用意
されていて、このANDゲートＵの出力は既に述
べたように第２のMOS電界効果トランジスタＴ
２のゲートの制御のために用いられる。

本発明における第５のMOS電界効果トランジ
スタＴ５は、ゲートを第１のクロツク信号φ_Aに
よつて制御され、ソースを基準電位V_SSに置かれ、
ドレインを分離可能な接続FLの介在のもとに
ANDゲートＵの一方の入力端と第４のMOS電界
効果トランジスタＴ４のソースとに接続されてい
る。このトランジスタＴ４はドレインを供給電位
V_CCのための供給端子に接続されていて、ゲート
を第２のパルス列によつて制御されるようになつ
ている。ANDゲートＵの第２の入力端の制御の
ために第３のパルス列φ_Pが用いられる。

第１図による回路は第３図の回路と次の点で異
なつている。即ち、第３図による回路においては
出力増幅器の複雑化された構成、シユミツトトリ
ガ回路STの実施形態、MOS電界効果トランジス
タによるANDゲートＵの実現が与えられている
ことである。まずさらにこの第３図による実施可
能性について述べることにする。

トランジスタＴ１，Ｔ２，Ｔ３と信号入力端Ａ
との接続回路および制御に関しては第１図の構成
のものと一致している。

第３図において使用されているシユミツトトリ
ガ回路STの構成の場合には４つのMOS電界効果
トランジスタSt１〜St４が設けられていて、これ
らのうち１番目のトランジスタSt１のゲートと２
番目のトランジスタSt２のゲートはシユミツトト
リガ回路STの信号入力端Ｂをなしている。この
１番目のトランジスタSt１はソースを基準電位
V_SSに置かれ、ドレインを２番目のトランジスタ
St２のソースに接続されると共に４番目のトラン
ジスタSt４のソース・ドレイン区間を介して供給
電位V_CCに接続されている。３番目のトランジス
タSt３はソースをシユミツトトリガ回路STの信
号出力端Ｃと４番目のトランジスタSt４のゲート
とに接続され、そしてゲートとドレインとを供給
電位V_CCに置かれている。

第１のクロツク信号φ_Aと第２のクロツク信号
φ_Vとによつて制御される第５のトランジスタＴ
５もしくは第４のトランジスタＴ４の回路並びに
分離可能な接続FLの使用に関しては第１図およ
び第３図の両者は一致している。ANDゲートＵ
の実現のためにMOS電界効果トランジスタが使
用され、これのドレインは第３のパルス列φ_Pを
受け、ANDゲートの出力端を形成するこれのソ
ースは第２のトランジスタＴ２のゲートに直接に
接続されると共にコンデンサＣ１を介して第４の
トランジスタＴ４のソース、即ち自分のゲートに
接続されている。ANDゲートＵの出力端は、例
えば第１図から明らかのようにして（At１，At
２により）構成することのできる回路全体の出力
端における増幅器回路の力端に接続されている。

しかしながら、第３図に示されている本発明実
施例では出力増幅器は同様にシユミツトトリガ回
路として構成されていて、これはこの場合にはブ
ートストラツプ回路と組合わされている。これの
実現のために６つのMOS電界効果トランジスタ
At３〜At８とコンデンサＣ２が設けられていて、
これらは次のように接続されている。

ANDゲートＵの出力を受ける出力増幅器の第
１の入力端はトランジスタAt８の一方の通電端
子によつて与えられ、このトランジスタAt８は
ゲートを供給電位V_CCに置かれ、他方の通電端子
を回路接続点Ｓに接続されている。この回路接続
点Ｓは（同様に第４のトランジスタＴ４の制御の
ために導入される）第２のクロツクパルスφ_Vに
よつてゲートを制御されるMOS電界効果トラン
ジスタAt５のソース・ドレイン区間を介して基
準電位V_SSに導かれている。さらに、この回路接
続点ＳはコンデンサＣ２を介して所望のパルス
φ_Rを供給する出力増幅器の信号出力端に導かれ
ている。そして、この回路接続点Ｓはトランジス
タAt６ゲートにも接続されていて、このトラン
ジスタAt６はソースを信号出力端に接続され、
ドレインを供給電位V_CCに置かれている。更に、
ANDゲートＵの出力端、即ちトランジスタAt８
の入力側端子はブートストラツプコンデンサＣ１
を介して接続点Ｄに接続されている。

シユミツトトリガ回路STの出力端Ｃは、この
場合には基準電位V_SSに直接に接続されている
MOS電界トランジスタAt３のゲートとこのトラ
ンジスAt３と直列に接続されていてドレインを
信号出力端に接続されているMOS電界効果トラ
ンジスタAt４のゲートに接続されている。これ
らの両トランジスタAt３およびAt４間の接続点
はMOS電界効果トランジスタAt７のソース・ド
レイン区間を介して供給電位V_CCに置かれ、これ
に対してトランジスタAt７のゲートは出力増幅
器の出力端に直接に接続されている。

第４図のタイムチヤートには、信号入力端Ａへ
の制御と、パルスφ_V（第２クロツクパルス）、φ_A
（第１クロツクパルス）、φ_P（第３クロツクパル
ス）の経過と、シユミツトトリガ回路の入力端Ｂ
および出力端Ｃ並びにANDゲートＵに接続され
ている第４のトランジスタＴ４ののソースＤにお
ける状態経過と、全体回路の出力端における発生
すべきパルスφ_Rの経過とが例示されている。し
かしながら、これに関する詳細に入る前に先ず第
１図もしくは第３図による回路の挙動について詳
しく説明する。

第４のトランジスタＴ４の制御にに役立つクロ
ツク信号φ_V（即ち第２のクロツク信号）はこのト
ランジスタによつて制御されるANDゲートＵの
入力端の電圧値値V_CC−U_T（U_T＝Ｔ４のしきい値
電圧）への充電に役立つ。第５のトランジスタの
制御に用いられる第１のクロツク信号φ_Aはφ_Vが
値V_SSに切り換わつた後に基準電位V_SSから供給電
位V_CCにまで到達する。これによつて、Ｔ４によ
り制御されるANDゲートＵの入力端は、Ｔ５と
Ｔ４との間の接続が完全であるかぎり再び放電さ
せられる。これに対してその接続が分離されてい
る場合にはANDゲートＵへのクロツク信号φ_Aの
作用がなくなる。

ANDゲートＵの制御のために用いられる第３
のクロツク信号φ_Pにおいては信号入力端Ａにお
いてV_CC以上のレベルがかかるとそのクロツク信
号φ_Pの立ち上がり縁が出力信号φ_Rの立ち上がり
縁を決めることが確認される。クロツク信号φ_A
およびφ_Pはいずれも信号φ_Vの立ち上がりにとも
なつて基準電位V_SSへリセツトされることが好ま
しい。

信号入力端Ａによつて制御されるトランジスタ
Ｔ１，Ｔ２，Ｔ３の直列回路は第２のトランジス
タＴ２と第３のトランジスタＴ３との間に、即ち
シユミツトトリガ回路STの入力端Ｂに、第２図
から解かるような推移、即ち信号入力端Ａに存在
し基準電位V_SSを基準とする電圧U_Aに対する点Ｂ
と基準電位V_SSとの間の電圧U_Bの推移をもたら
す。この場合に曲線の傾斜はトランジスタＴ１〜
Ｔ３の設計によつて調整できる。第２図に示され
ている推移は最適設計に相当する。これにより供
給電圧V_CCとこれの２倍値との間に信号入力端Ａ
の電圧U_Aがあるとき、シユミツトトリガ回路ST
のしきい値が到達されるように努められる。

第２のトランジスタＴ２を介してANDゲート
Ｕの介在のもとに第３のクロツク信号φ_Pはトラ
ンジスタＴ１〜Ｔ３の組合せへ影響を及ぼし、こ
れにより第１図および第３図に示されている回路
におおけるパワー損失が回路の動作サイクルの活
動時間範囲に限定される。クロツク信号φ_Pは明
らかの如くANDゲートＵを分離可能な接続FLが
末だ完全である限り通過し得ない。この場合にに
Ｔ４とANDゲートＵとの間にある接続、即ち接
続点Ｄが第５のトランジスタＴ５および分離可能
な接続FLを介して活動サイクルの開始ににとも
なつて電位値値V_SSに押えられる。第２のクロツ
ク信号φ_Vおよびそれにより制御される第４のト
ランジスタＴ４は接続点Ｄの予備充電が行なわれ
るように配慮する。この動作状態では横流は存在
しないので、第１図および第３図に示されている
信号φ_Rの発生に役立つ回路の電流消費が無視で
きるほど小さくなる。この際に出力信号φ_Rの発
生はしめだされる。ここで分離可能な接続FLが
遮断されると、相応に高く定められた信号入力端
Ａにおける信号電圧U_A、例えばU_A＝2V_CCが印加
されたとき、これまで不動作の回路部分ｂ、例え
ばテスト回路を活性化する出力信号が発生する。
これにより、例えば第１図から分かるように、信
号φ_Rにより例えばテスト動作に用いられる回路
部分ｂを活動状態にスイツチする。これが望まれ
る場合には困難なしに回路的にクロツクφ_Rによ
つて、信号入力端Ａを通した通常動作用回路部分
ａの付勢が阻止される。

次に第４図について詳細に説明する。以下の第
４図の説明においては、区間およびに分け
て、それぞれ通常動作NBおよびロールコール動
作（テスト動作）について詳述する。

ａ） 区間における通常動作NB； 入力信号ＡはV_SSおよびV_CCの間の（通常）
のレベル値を有する。しかしこれは出力信号
φ_Rには影響を及ぼさない。なぜならば、第１
に、分離可能な接続FLはなお完全であり（す
なわち分離されておらず）、したがつて信号φ_A
がトランジスタＴ５を導通させ、それにによつ
て例えばトランジスタAt２（第１図）が遮断
されるとき、回路接続点Ｄ（したがつてアンド
ゲートＵも）常に値V_SSをとるからであり、第
２に、シユミツトトリガSTが（入力信号の通
常のレベルに基づいて）点Ｃおいて高い電位レ
ベルV_CCを有し、これによりトランジスタAt１
（第１図）ないしトランジスタAt３，At４（第
４図）が導通されるからである。

ｂ） 区間におけるロールコール動作（接続
FLが完全な際のテスト動作）； 入力信号Ａは（V_CCと2V_CCの間の）高いレベ
ル値を有する。しかし、これは出力信号φ_Rに
影響を及ぼさない（すなわち、電位V_SSにに留
まる）。なぜならば、第１に、分離可能な接続
FLはまだ完全であるからであり（前記ａ参
照）、第２に、トランジスタＴ２が点Ｄの低い
電位レベルとそのの結果としてのアンドゲート
の特性のために遮断されているため、シユミツ
トトリガ回路STは点Ｃにおいて依然として高
いレベルV_CCを有し、したがつてトランジスタ
At１（第１図）は導通されているからである。

ｃ） 区間ににおおける通常動作NB（接続FL
が分離された場合）； 入力信号Ａは、V_SSとV_CCの間のの（通常の）
レベル値を有する。しかし、これは出力信号
φ_Rに影響を及ぼさない。なぜならば、一方に
おいて、分離可能な接続FLはもはや完全では
なく（すなわち分離されており）、また信号φ_A
がトランジスタＴ５を導通させているとき接続
点Ｄは（したがつてアンドゲートＵの入力も）
V_CCに留まるからであり、他方において、シユ
ミツトトリガSTは（入力信号Ａの通常のレベ
ルに基づいて）、依然として点Ｃにおいて高い
レベルV_CCを有し、これによつてトランジスタ
At１（第１図）ないしトランジスタAt３，At
４（第４図）が導通されるからである。

ｄ） 区間におけるロールコール動作（接続
FLが分離された場合のテスト動作）； 入力信号Ａは、V_SSとV_CCの間の高いレベル
値を有する。これは今や出力信号φ_Rに影響を
与え、φ_Rは高い状態（レベルV_CC）をとる。第
１に、信号φ_Aの上昇は点Ｄにもはや作用せず
（接続FLが分離されているため）、したがつて
アンドゲートＵは（高い）パルスφ_Pをその出
力にに通し、これによつてトランジスタＴ２お
よびトランジスタAt２が導通される。第２に、
これによつて（すなわちトランジスタＴ１およ
びＴ２を介して）反転しているシユミツトトリ
ガSTの入力Ｂに給電電位V_CCが到達し、これ
によつて点Ｃは基準電位V_SSに下がる。したが
つて、トランジスタAt１は遮断される。

第４図に示されている第１図よび第３図の回路
への信号供給から分かるように、信号入力端Ａに
生じるレベルはV_SSとV_CCとの間の値を取り、テ
スト動作時にはV_CCと2V_CCとの間の値を取ること
ができる。デイジタルｎチヤネルMOS集積回路
の場合にはトランジスタの許容ゲート電圧が一般
に少なくとも最大動作電圧の２倍の大きさである
ので、信号入力端Ａにおけるかゝる電圧印加は回
路の損傷をもたらすことはない。

通常動作時の時間特性およびテスト動作時の時
間特性が第４図にそれぞれNB，RCにて示され
ている欄に表されている。

所望の時間特性を示すクロツク信号φ_V，φ_Aお
よびφ_Pを得るために、最も簡単には第２のパル
ス列φ_Vから出発し、これを第１ａ図の回路に入
力すればよい。これは、パルス列φ_Vを入力され
て出力端にパルスφ_Aを発生する第１のインバー
タ１からなる。更に、第１のインバータ１の出力
は第２のインバータ２の入力端とANDゲート４
の第１の入力端を制御する。このANDゲート４
の第２の入力端は第３のインバータ３の出力によ
つて制御され、この第３のインバータ３の入力端
は第２のインバータ２の出力端に接続されてい
る。ANDゲート４の出力端はパルス列φ_Pを供給
する。

【図面の簡単な説明】

第１図は本発明による回路の簡単な実施例を示
す回路図、第１ａ図はクロツク信号を形成するた
めの回路例を示す回路図、第２図は信号入力端に
印加される電圧レベルの応答曲線を示す特性図、
第３図は本発明による回路の好ましい実施例を示
す回路図、第４図は本発明による回路を動作させ
るに必要なパルスおよび回路要部の動作を説明す
るためのタイムチヤートである。 Ａ…信号入力端、V_SS…基準電位、V_CC…供給
電位、Ｔ１〜Ｔ５…第１ないし第５のMOS電界
効果トランジスタ、ST…シユミツトトリガ回路、
Ｕ…ANDゲート、FL…分離可能な接続、φ_A…第
１のクロツク信号、φ_V…第２のクロツク信号、
φ_P…第３のクロツク信号。

Claims (1)

1. 【特許請求の範囲】 １ 異なるレベルを有する２つの信号を入力され
   る信号入力端を備え、第１のレベルを有する信号
   により第１の動作様式が可能であり、第２のレベ
   ルを有する信号により第２の動作様式が可能であ
   るようなデジタルMOS半導体集積回路において、
   両信号様式を受ける信号入力端Ａは第１のMOS
   電界効果トランジスタＴ１のゲートと接続されて
   いて、この第１のMOS電界効果トランジスタは
   ドレインを供給電位Vccに置かれ、かつソースを
   第２のMOS電界効果トランジスタＴ２のソー
   ス・ドレイン区間を介して一方ではシユミツトト
   リガ回路STの入力端Ｂと、他方では第３のMOS
   電界効果トランジスタＴ３のドレインとそれぞれ
   接続されていて、この第３のMOS電界効果トラ
   ンジスタＴ３はゲートを供給電位V_CCに、ソース
   を基準電位V_SSに置かれ、前記シユミツトトリガ
   回路STの出力端Ｃは２つの入力端を備えた出力
   増幅器の第１の入力端の制御のために用いられ、
   その出力増幅器は供給電位と基準電位に置かれ、
   その出力増幅器の第２の入力端は第４および第５
   のMOS電界効果トランジスタＴ４，Ｔ５の直列
   接続と２つの入力端を備えたANDゲートＵとか
   らなり同時に第２のMOS電界効果トランジスタ
   Ｔ２の制御のために用いられる回路部分によつて
   制御されるようになつていて、この回路部分では
   第５のMOS電界効果トランジスタＴ５がソース
   を基準電位V_SSに接続され、ドレインを分離可能
   な接続FLを介して前記ANDゲートの第１の入力
   端と第４のMOS電界効果トランジスタＴ４のソ
   ースとに接続されていて、この第４のMOS電界
   効果トランジスタＴ４のドレインは供給電位V_CC
   に置かれ、さらに第５のMOS電界効果トランジ
   スタＴ５の制御のために第１のクロツク信号φ_A
   が、第４のMOS電界効果トランジスタＴ４の制
   御のために第２のクロツク信号φ_Vが、前記AND
   ゲートＵの第２の入力端の制御のために第３のク
   ロツク信号φ_Pがそれぞれ用意されていて、前記
   ANDゲートＵの出力端は一方では第２のMOS電
   界効果トランジスタＴ２の制御のためと前記出力
   増幅器の第２の入力端の制御のために用いられ、
   前記出力増幅器の出力端に現れる信号φ_RはMOS
   半導体集積回路の出力端に接続され得る回路部分
   ｂの活性化ないしは制御のために用いられるよう
   になつていることを特徴とするデジタルMOS半
   導体集積回路。 ２ 第２のMOS電界効果トランジスタＴ２はゲ
   ートを直接に前記ANDゲートＵの出力端に接続
   されていることを特徴とする特許請求の範囲第１
   項記載のデジタルMOS半導体集積回路。 ３ 前記出力増幅器は２つのMOS電界効果トラ
   ンジスタAt１，At２の直列回路からなり、一方
   のMOS電界効果トランジスタAt１はソースを基
   準電位V_SSに置かれてゲートを前記シユミツトト
   リガ回路STの出力端Ｃに接続されていて、他方
   のMOS電界効果トランジスタAt２はドレインを
   供給電位V_CCに置かれてゲートを前記ANDゲー
   トの出力端に接続されていて、信号出力端φ_Rは
   これらの両MOS電界効果トランジスタAt１，At
   ２間の接続点によつて与えられていることを特徴
   とする特許請求の範囲第１項または第２項記載の
   デジタルMOS半導体集積回路。 ４ 前記出力増幅器は６つのMOS電界効果トラ
   ンジスタAt３〜At８と１つのコンデンサＣ２と
   の組み合わせからなり、これにおいては前記
   ANDゲートＵによつて作用を及ぼされる入力端
   はゲートを供給電位V_CCに置かれている１番目の
   MOS電界効果トランジスタAt８の一方の通電端
   子によつて与えられていて、この１番目のMOS
   電界効果トランジスタの他方の通電端子は一方で
   は第２のクロツク信号φ_Vによつて制御される２
   番目のMOS電界効果トランジスタAt５のソー
   ス・ドレイン区間を介して基準電位V_SSに置かれ
   ていて、他方では供給電位V_CCとその出力増幅器
   の信号出力端との間にある３番目のMOS電界効
   果トランジスタAt６のゲートに接続されている
   と共に前記コンデンサＣ２を介してその出力増幅
   器の信号出力端φ_Rに接続されていて、更にこの
   信号出力端φ_Rは４番目および５番目のMOS電界
   効果トランジスタAt３，At４の直列回路を介し
   て基準電位V_SSに接続されていて、これらの４番
   目および５番目のMOS電界効果トランジスタAt
   ３，At４のゲートは前記シユミツトトリガ回路
   STの出力端端Ｃに接続されており、またこれら
   の４番目および５番目のMOS電界効果トランジ
   スタAt３，At４間の接続点は６番目のMOS電界
   効果トランジスタAt７のソース・ドレイン区間
   を介して供給電位V_CCに接続されていて、この６
   番目のMOS電界効果トランジスタAt７のゲート
   はその出力増幅器の信号出力端φ_Rに接続されて
   いることを特徴とする特許請求の範囲第１項また
   は第２項記載のデジタルMOS半導体集積回路。 ５ 前記ANDゲートＵは、ゲートを第４のMOS
   電界効果トランジスタＴ４のソースに接続され且
   つドレインに第３のクロツク信号φ_Pを受ける
   MOS電界効果トランジスタによつて構成されて
   いて、該MOS電界効果トランジスタのソースは
   第２のMOS電界効果トランジスタＴ２のゲート
   と前記出力増幅器の第２の入力端At２，At８と
   に接続されていることを特徴とする特許請求の範
   囲第１項ないし第４項のいずれかに記載のデジタ
   ルMOS半導体集積回路。 ６ ４つのMOS電界効果トランジスタSt１〜St
   ４からなる前記シユミツトトリガ回路STはそれ
   の入力端がこれらのトランジスタのうちの互いに
   直列接続された２つのトランジスタSt１，St２の
   ゲートによつて与えられるように構成されてい
   て、その場合に一方のトランジスタSt１は基準電
   位V_SSに置かれ、他方のトランジスタSt２はこの
   シユミツトトリガ回路STの出力端Ｃに接続され
   ていて、更にこのシユミツトトリガ回路STの出
   力端Ｃは抵抗として接続されている別のトランジ
   スタSt３を介して供給電位V_CCに接続されてい
   て、このシユミツトトリガ回路STの入力側にあ
   る前記の２つのトランジスタSt１，St２間の接続
   点は残りの１つのトランジスタSt４を介して供給
   電位V_CCに接続されていて、この残りの１つのト
   ランジスタSt４のゲートはこのシユミツトトリガ
   回路STの出力端Ｃに接続されていることを特徴
   とする特許請求の範囲第１項ないし第５項のいず
   れかに記載のデジタルMOS半導体集積回路。