JPS5923383A - メモリアドレス生成方式 - Google Patents
メモリアドレス生成方式Info
- Publication number
- JPS5923383A JPS5923383A JP57133531A JP13353182A JPS5923383A JP S5923383 A JPS5923383 A JP S5923383A JP 57133531 A JP57133531 A JP 57133531A JP 13353182 A JP13353182 A JP 13353182A JP S5923383 A JPS5923383 A JP S5923383A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- line
- address
- buffer
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は漢字図形等が記憶される表示メモリのメモリア
ドレス生成方式に関する。
ドレス生成方式に関する。
ＣＲＴモニタへの図形あるいは漢字表示要求に伴ない１
画面情報をドツトイメージで持つプレーンメモリ方式が
増えつつある。このプレーンメモリは大容喰となるため
１通常ダイナミックメモリ（ＤＲＡＭ）が使用されるこ
とが多い。
画面情報をドツトイメージで持つプレーンメモリ方式が
増えつつある。このプレーンメモリは大容喰となるため
１通常ダイナミックメモリ（ＤＲＡＭ）が使用されるこ
とが多い。
この様なシステム構成の概略を第１図に示す。
このシステムでは、上下方向スクロールを容易に行なう
ためのライン情報コンバータ（以下。
ためのライン情報コンバータ（以下。
ラインバッファと称する）及び左右方向スクロールをサ
ポートするカラム情報コンバータ（以下、カラムバッフ
ァと称する）を持つ。これらラインバッファ及びカラム
バッファ２，３はＲＡＭによって構成され、ソフトウェ
アは上記ライン／カラムバッファ２．３の内容を自由に
書替えることができる。ＣＲＴコントローラ４から発せ
られるオリジナルなライン／カラム情報にはこれらパッ
クァｌ、ｌにより置換えられ、プレーンメモリ１のライ
ン／カラムアドレスポートに入力される。
ポートするカラム情報コンバータ（以下、カラムバッフ
ァと称する）を持つ。これらラインバッファ及びカラム
バッファ２，３はＲＡＭによって構成され、ソフトウェ
アは上記ライン／カラムバッファ２．３の内容を自由に
書替えることができる。ＣＲＴコントローラ４から発せ
られるオリジナルなライン／カラム情報にはこれらパッ
クァｌ、ｌにより置換えられ、プレーンメモリ１のライ
ン／カラムアドレスポートに入力される。
ところでプレーンメモリとして使用されるＤＲＡＭのリ
フレッシュ動作は本来ならばＣＲＴコントローラ４から
のオリジナルなライダ力％アドレスによって自動的に行
なわれるが、第１図に例示したシステムにおいて、この
アドレスはライン／カラムバッファ２，３を通るため、
バッファ２．３の内容によっては要求される全てのリフ
レッシュアドレスの発生が保証されないという欠点があ
った。
フレッシュ動作は本来ならばＣＲＴコントローラ４から
のオリジナルなライダ力％アドレスによって自動的に行
なわれるが、第１図に例示したシステムにおいて、この
アドレスはライン／カラムバッファ２，３を通るため、
バッファ２．３の内容によっては要求される全てのリフ
レッシュアドレスの発生が保証されないという欠点があ
った。
本発明は上記欠点に鑑みてなされたものであｊＪ、ｃＲ
Ｔコントローラから得られる帰線期間信号なバッファメ
モリの一部アドレスとすることにより、ＤＲＡＭで構成
されるプレー／メモリのリフレッシュを確実（二保証し
得る、換言すればライン／カラム／Ｓソファの内容にか
かわらず要求される全てのリフレッシュアドレスを生［
ｆｆｌするメモリアドレス生成方式を提供すること目的
とする。
Ｔコントローラから得られる帰線期間信号なバッファメ
モリの一部アドレスとすることにより、ＤＲＡＭで構成
されるプレー／メモリのリフレッシュを確実（二保証し
得る、換言すればライン／カラム／Ｓソファの内容にか
かわらず要求される全てのリフレッシュアドレスを生［
ｆｆｌするメモリアドレス生成方式を提供すること目的
とする。
本発明はリフレッシュを必要とする素子で構成されるメ
モリをプレーンメモリとして持つ表示装置において、プ
ログラムにより任意にデータ設定可能なライン／カラム
バッファメモリのアドレスポートの一部にＣＲＴコント
ローラから得られる帰線期間信号を供給し、このことに
より、帰線期間中、バッファメモリの表示期間とは異な
るエリアの内容を読取る様に構成したものである。
モリをプレーンメモリとして持つ表示装置において、プ
ログラムにより任意にデータ設定可能なライン／カラム
バッファメモリのアドレスポートの一部にＣＲＴコント
ローラから得られる帰線期間信号を供給し、このことに
より、帰線期間中、バッファメモリの表示期間とは異な
るエリアの内容を読取る様に構成したものである。
上記構成によりライン／カラムバッファの内容にかかわ
らず帰線期間中は要求されるリフレッシュアドレスを発
生することが出来、従って、プレーンメモリを構成する
ＤＲＡＭのリフレッシュ動作を保証することができる。
らず帰線期間中は要求されるリフレッシュアドレスを発
生することが出来、従って、プレーンメモリを構成する
ＤＲＡＭのリフレッシュ動作を保証することができる。
以下１本発明につき従来例と対比しながら詳述する。
第１図は図形あるいは漢字等を表示する一般的なＣＲＴ
表示装置の概略構成ブロック図である。
表示装置の概略構成ブロック図である。
図において、１はＤＲＡＭで構成されるプレーンメモリ
であって、ラインポートＬＰ、カラムポートＣＰを持つ
。互は上述したラインノ々ツファ、ｌはカラムバッファ
、４はＣＲＴコントロール用ＬＳＩ（以下・ＣＲＴＣと
称する）である。
であって、ラインポートＬＰ、カラムポートＣＰを持つ
。互は上述したラインノ々ツファ、ｌはカラムバッファ
、４はＣＲＴコントロール用ＬＳＩ（以下・ＣＲＴＣと
称する）である。
ＣＲＴＣ４の出力はライン９，１０を介してそれぞれマ
ルチプレクサ５，６の一人力として供給される。ここで
ライン９，１０を伝播する信号はそれぞれＣＲＴＣ／か
ら発せられるオリａナルなラインアドレス情報、カラム
アドレス情報である。
ルチプレクサ５，６の一人力として供給される。ここで
ライン９，１０を伝播する信号はそれぞれＣＲＴＣ／か
ら発せられるオリａナルなラインアドレス情報、カラム
アドレス情報である。
尚、ＣＲＴＣ４からは他にライン１１を介して表示期間
中であることを示すＤＩＳＰ信号も出力される。このＤ
ＩＳＰ信号は表示期間中ＯＮ、水平・垂直帰線期間中は
ＯＦＦである。
中であることを示すＤＩＳＰ信号も出力される。このＤ
ＩＳＰ信号は表示期間中ＯＮ、水平・垂直帰線期間中は
ＯＦＦである。
マルチプレクサ５，６へは他にアドレスバス１２を介し
てホストＣＰＩＪＪ４から得られるアドレスが供給され
る。そして、マルチプレクサ５出カバラインバツフア２
へ、マルチプレクサ６出力はカラムバッファ３へ供給さ
れる。
てホストＣＰＩＪＪ４から得られるアドレスが供給され
る。そして、マルチプレクサ５出カバラインバツフア２
へ、マルチプレクサ６出力はカラムバッファ３へ供給さ
れる。
７．８もマルチプレクサである。マルチプレクサ７はア
ドレスバス１２を介して得られるアドレス及びラインバ
ッファＬ出力であるラインアドレスを入力とし、いずれ
か一方なｒＡ ６くしてプレーンメモリ１のアドレスホ
ードへ供給する。
ドレスバス１２を介して得られるアドレス及びラインバ
ッファＬ出力であるラインアドレスを入力とし、いずれ
か一方なｒＡ ６くしてプレーンメモリ１のアドレスホ
ードへ供給する。
マルチプレクサ８は同じくアドレスバス１２を介して得
られるアドレス及びカラムバッファ３出力であるカラム
アドレスを入力とし、いずれか一方を選択してプレー／
メモリ１のカラムポートへ供給する。
られるアドレス及びカラムバッファ３出力であるカラム
アドレスを入力とし、いずれか一方を選択してプレー／
メモリ１のカラムポートへ供給する。
１５．１６はダートであって、データバス１３を介して
得られるホストＣＰＵＪ４からのデータ書込みをコント
ロールする。１７はタイミング調整のための遅延回路Ｄ
ＥＬ、ＩＩＩはプレーンメモリ１から得られるＩ？ラレ
ルデータをシリアルデータに変換するシフトレジスタ、
１９は上記ａ廷回路１７出力ならびにシフトレジスタ１
８出力を入力とし論理積条件をとって図示されないＣＲ
Ｔモニタへ供給するアンドｆ−）である。
得られるホストＣＰＵＪ４からのデータ書込みをコント
ロールする。１７はタイミング調整のための遅延回路Ｄ
ＥＬ、ＩＩＩはプレーンメモリ１から得られるＩ？ラレ
ルデータをシリアルデータに変換するシフトレジスタ、
１９は上記ａ廷回路１７出力ならびにシフトレジスタ１
８出力を入力とし論理積条件をとって図示されないＣＲ
Ｔモニタへ供給するアンドｆ−）である。
第２図は第１図におけるラインバッファｌｅカラムバッ
ファｌ・マルチプレクサ５，６周辺の従来の具体的構成
例を示す回路図である。図において、第１図と同一番号
の付されである回路ブロックはそれと同等の機能ならび
に名称を持つため重複を避ける意味でここでは述べない
。
ファｌ・マルチプレクサ５，６周辺の従来の具体的構成
例を示す回路図である。図において、第１図と同一番号
の付されである回路ブロックはそれと同等の機能ならび
に名称を持つため重複を避ける意味でここでは述べない
。
この例では横４０カラム、縦２５ラインのＣＲＴ表示画
面を仮定した場合で、ラインバッファｌ。
面を仮定した場合で、ラインバッファｌ。
カラムバッファ３として１に×４ピットのスタティック
ＲＡＭ２１，２２，３１．３２を使用している。
ＲＡＭ２１，２２，３１．３２を使用している。
図中、オリジナルなライン情報が伝播（ＣＲＴＣ４から
発せられる）されるアドレス信号線１０は６本（４０字
）でそれぞれ構成される。
発せられる）されるアドレス信号線１０は６本（４０字
）でそれぞれ構成される。
第３図は本発明によるアドレス生成方式な実現する第２
図相当の実施例である。
図相当の実施例である。
第２図の例と異る点はＣＲＴの表示期間を示すＤＩＳＰ
信号がマルラーブレクサ５及び６を介してフインパッフ
ァヱ及びカラムバッフアユのアドレスホードの１個に入
力されている点、及びＤ Ｉ Ｓ Ｐ 信号の追加に対
応してマルチプレクサ５゜６のシステムポート側もアド
レス信号が１本追加（それぞれＡＤＲｓ 、 ＡＤＲｓ
）されている点である。
信号がマルラーブレクサ５及び６を介してフインパッフ
ァヱ及びカラムバッフアユのアドレスホードの１個に入
力されている点、及びＤ Ｉ Ｓ Ｐ 信号の追加に対
応してマルチプレクサ５゜６のシステムポート側もアド
レス信号が１本追加（それぞれＡＤＲｓ 、 ＡＤＲｓ
）されている点である。
上記表は第３図に示されるライン／カラムバッファ２．
３の内容を示す。ラインバッファ２の内容を表１に、カ
ラムバッフアユの内容を表２に示す。
３の内容を示す。ラインバッファ２の内容を表１に、カ
ラムバッフアユの内容を表２に示す。
以下、本発明の動作（二つき詳述する。
従゛来方式ではラインバッファ２について言えば、２５
行画而からしてラインアドレス信号は５本で、 ＳＲＡ
Ｍ、？ ｌ 、 ２２ ）下位７ドレ、Ｘ＋ｔ？−ト（
Ａｏ ＝ Ａ４ ）ｌ二人力されている。よってソフ
トウェアはＳＲＡＭ２１．２２の−ｏｏ’番地〜”２５
”井地までをライン・ぐツファｌとして使用している。
行画而からしてラインアドレス信号は５本で、 ＳＲＡ
Ｍ、？ ｌ 、 ２２ ）下位７ドレ、Ｘ＋ｔ？−ト（
Ａｏ ＝ Ａ４ ）ｌ二人力されている。よってソフ
トウェアはＳＲＡＭ２１．２２の−ｏｏ’番地〜”２５
”井地までをライン・ぐツファｌとして使用している。
第３図に示す本発明方式ではｌ）Ｉ ＳＰ倍信号マルチ
プレクサ５を通してＳＲＡＭ２１．レスポートの１つＡ
Ｍに入力（ライン３２）されているので、画面表示期間
中、即ちＤＩＳＰ信号がＯＮの時はＳＲＡＭ、？ １．
２２の００ ” Ａ’ｊ地〜“２５”番地が読出され、
そのデータが新ライン情報となるが、水平・垂直帰線期
間中は“３２″番地（２０ＨＥＸ）〜“５７″番地（３
７Ｆ［ＥＸ）が読出される。よって初期設定時に、ソフ
トウェアが“３２′〜″′５７”番地（１表１）に示す
様なオリジナルライン情報“００″〜１２５Ｎをセット
しておけば帰線期間中はＣＲＴＣ４からのオリジナルラ
イン情報と同じライン情報がラインバッファ２から出力
される。
プレクサ５を通してＳＲＡＭ２１．レスポートの１つＡ
Ｍに入力（ライン３２）されているので、画面表示期間
中、即ちＤＩＳＰ信号がＯＮの時はＳＲＡＭ、？ １．
２２の００ ” Ａ’ｊ地〜“２５”番地が読出され、
そのデータが新ライン情報となるが、水平・垂直帰線期
間中は“３２″番地（２０ＨＥＸ）〜“５７″番地（３
７Ｆ［ＥＸ）が読出される。よって初期設定時に、ソフ
トウェアが“３２′〜″′５７”番地（１表１）に示す
様なオリジナルライン情報“００″〜１２５Ｎをセット
しておけば帰線期間中はＣＲＴＣ４からのオリジナルラ
イン情報と同じライン情報がラインバッファ２から出力
される。
００”番地〜”２５″番地は本来のラインバッファｌと
して使用され、その使用法も従来と同じである。
して使用され、その使用法も従来と同じである。
カラムバッファｌについても同様のことが言える。
以上説明の如く本発明によれば、ライン／カラムバッフ
ァの内容にかかわらず、水平・垂直帰線期間中は要求さ
れるリフレッシュアドレスを発生することが出来、従っ
てプレーンメモリを構成するＤ ＲＡ Ｍのリフレッシ
ュ動作を保証することができる。
ァの内容にかかわらず、水平・垂直帰線期間中は要求さ
れるリフレッシュアドレスを発生することが出来、従っ
てプレーンメモリを構成するＤ ＲＡ Ｍのリフレッシ
ュ動作を保証することができる。
第１図は、固形、漢字等を表示する一般的なＣＲ７表示
装置の概略構成を示すブロック図、第２図は第１図にお
けるライン／カラムバッファ周辺の具体的回路構成を示
す従来例、第３図は第１図におけるライン／カラムバッ
ファ周辺の具体的回路構成を示す本発明実施例である。 １・・・プレーンメモリ、２ラインバツフア、３・・・
カラムバッファ、４・・・ＣＲＴコントローラ、５．６
・・・マルテプルクサ。 出願人代理人 弁理士 鈴 江 武 彦第 １図 第２図
装置の概略構成を示すブロック図、第２図は第１図にお
けるライン／カラムバッファ周辺の具体的回路構成を示
す従来例、第３図は第１図におけるライン／カラムバッ
ファ周辺の具体的回路構成を示す本発明実施例である。 １・・・プレーンメモリ、２ラインバツフア、３・・・
カラムバッファ、４・・・ＣＲＴコントローラ、５．６
・・・マルテプルクサ。 出願人代理人 弁理士 鈴 江 武 彦第 １図 第２図
Claims (2)
- （１）リフレッシュを必要とするＲＡＭで構成されるプ
レーンメモリと、このＲＡＭの前段に位置し、プログラ
ムにより任意にデータ設定可能なラインもしくはカラム
バッファメモリと、上記プレーンメモリに格納された内
容を表示するために必要なアドレス情報ならびに帰線期
間中であることを示すタイミング情報を生成するＣＲＴ
コントローラとを有し、このＣＲＴコントローラにより
得られる帰線期間情報を上記・ぐラフアメモリのアドレ
スポートの一部に供給スることにより、帰線期間中、バ
ッファメモリの表示期間とは異なるエリアの内容を読取
ることを特徴とするメモリアドレス生成方式。 - （２）帰線期間中、上記プレーンメモリに要求サレるリ
フレッシュメモリアドレスを生成することを特徴とする
特許請求の範囲第１項記載のメモリアドレス生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133531A JPS5923383A (ja) | 1982-07-30 | 1982-07-30 | メモリアドレス生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133531A JPS5923383A (ja) | 1982-07-30 | 1982-07-30 | メモリアドレス生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923383A true JPS5923383A (ja) | 1984-02-06 |
Family
ID=15106973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133531A Pending JPS5923383A (ja) | 1982-07-30 | 1982-07-30 | メモリアドレス生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923383A (ja) |
-
1982
- 1982-07-30 JP JP57133531A patent/JPS5923383A/ja active Pending
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