JPS5923476B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5923476B2 JPS5923476B2 JP53085789A JP8578978A JPS5923476B2 JP S5923476 B2 JPS5923476 B2 JP S5923476B2 JP 53085789 A JP53085789 A JP 53085789A JP 8578978 A JP8578978 A JP 8578978A JP S5923476 B2 JPS5923476 B2 JP S5923476B2
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- film
- polycrystalline silicon
- silicon substrate
- semiconductor device
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Description
【発明の詳細な説明】
この発明は、２層ゲート構造を有する半導体装置に関し
、特に２層ゲート間の耐圧および動作速度に優れた半導
体装置の製造方法に関するものである。
、特に２層ゲート間の耐圧および動作速度に優れた半導
体装置の製造方法に関するものである。
最近、２層ゲート構造を有する半導体装置、特に半導体
記憶装置がある。
記憶装置がある。
この種の半導体装置は、例えば、次のような構造をもつ
ている。第１図ａ−ｃは２層ゲート構造を有する半導体
記憶装置の代表的な例をその主要部の製造工程に従つて
示したものである。
ている。第１図ａ−ｃは２層ゲート構造を有する半導体
記憶装置の代表的な例をその主要部の製造工程に従つて
示したものである。
以下これによつて従来の半導体装置を説明する。一導電
型の単結晶シリコン基板１の上に絶縁層であるＳｉＯ２
膜２を形成し、この上に第１導体層である多結晶シリコ
ン膜３を所定のパターンに成形する（第１図ａ）。
型の単結晶シリコン基板１の上に絶縁層であるＳｉＯ２
膜２を形成し、この上に第１導体層である多結晶シリコ
ン膜３を所定のパターンに成形する（第１図ａ）。
その後、多結晶シリコン膜３をマスクとしてＳｉＯ２膜
２の露出部分を除去すると、多結晶シリコン膜３の端部
の下に、ＳｉＯ２膜２の切り込み部が形成される（第１
図ｂ）。その後、高温、酸化性雰囲気中で多結晶シリコ
ン膜３を酸化し、ＳｉＯ２膜４を形成する。次に、Ｓｉ
Ｏ２膜４の上に、第２導体層となるべき多結晶シリコン
膜５を形成した後、この多結晶シリコン膜５を所望のパ
ターンに成形し、ＳｉＯ２膜４の露出部分を除去して部
分的に単結晶シリコン基板１の表面６を露出させ、、こ
の部分にソースまたはドレインとなるべき不純物拡散層
Ｔを形成する（第１図ｃ）。この後、単結晶シリコン基
板１、ソースおよびドレインとなる不純物拡散層Ｔ、多
結晶シリコン膜３、５にそれぞれ周知の方法で電極部を
設けて半導体装置が完成する。上記のような製造工程に
よると、多結晶シリコン膜３を酸化して形成されるＳｉ
Ｏ２膜４の単結晶シリコン基板１上での厚さｄと、多結
晶シリコン膜３上での厚さをとの比１がせいぜい１．５
〜２．０ぐらいであり、例えばｄ二１０００λの場合、
を＝１５００〜２０００λ程度になることが知られてい
る。
２の露出部分を除去すると、多結晶シリコン膜３の端部
の下に、ＳｉＯ２膜２の切り込み部が形成される（第１
図ｂ）。その後、高温、酸化性雰囲気中で多結晶シリコ
ン膜３を酸化し、ＳｉＯ２膜４を形成する。次に、Ｓｉ
Ｏ２膜４の上に、第２導体層となるべき多結晶シリコン
膜５を形成した後、この多結晶シリコン膜５を所望のパ
ターンに成形し、ＳｉＯ２膜４の露出部分を除去して部
分的に単結晶シリコン基板１の表面６を露出させ、、こ
の部分にソースまたはドレインとなるべき不純物拡散層
Ｔを形成する（第１図ｃ）。この後、単結晶シリコン基
板１、ソースおよびドレインとなる不純物拡散層Ｔ、多
結晶シリコン膜３、５にそれぞれ周知の方法で電極部を
設けて半導体装置が完成する。上記のような製造工程に
よると、多結晶シリコン膜３を酸化して形成されるＳｉ
Ｏ２膜４の単結晶シリコン基板１上での厚さｄと、多結
晶シリコン膜３上での厚さをとの比１がせいぜい１．５
〜２．０ぐらいであり、例えばｄ二１０００λの場合、
を＝１５００〜２０００λ程度になることが知られてい
る。
このため、多結晶シリコン膜３，５が重なる部分の面積
が大きなＩＣチツプになれば、２層ゲート間の浮遊容量
によつて、動作速度は大きく影響されることになる。そ
こで、動作速度を向上させるためには、第１図ｃにおけ
るｔを大きくする必要がある。従来、このｔを大きくし
ようとすると、同時に酸化されるｄも大きくなり、半導
体装置の特性に悪影響がでてくるという欠点があつた。
また、第１導体層である多結晶シリコン膜３の端部にお
ける段差に、第２導体層である多結晶シリコン膜５がか
ぶさる部分において、２層ゲート間にリーク電流が発生
しやすい部分ができ、耐圧不良を起すこともよく知られ
ている。この発明は上記のような欠点を除去するために
なされたもので、従来の製造工程を大幅に変えることな
く、２層ゲート間距離、すなわち、第１導体層である多
結晶シリコン膜上のＳｉＯ２膜の厚さのみを大きくして
浮遊容量を減らし、半導体装置の動作速度を向上させる
とともに、２層ゲート間の絶縁耐圧をも向上させる方法
を提供するものである。
が大きなＩＣチツプになれば、２層ゲート間の浮遊容量
によつて、動作速度は大きく影響されることになる。そ
こで、動作速度を向上させるためには、第１図ｃにおけ
るｔを大きくする必要がある。従来、このｔを大きくし
ようとすると、同時に酸化されるｄも大きくなり、半導
体装置の特性に悪影響がでてくるという欠点があつた。
また、第１導体層である多結晶シリコン膜３の端部にお
ける段差に、第２導体層である多結晶シリコン膜５がか
ぶさる部分において、２層ゲート間にリーク電流が発生
しやすい部分ができ、耐圧不良を起すこともよく知られ
ている。この発明は上記のような欠点を除去するために
なされたもので、従来の製造工程を大幅に変えることな
く、２層ゲート間距離、すなわち、第１導体層である多
結晶シリコン膜上のＳｉＯ２膜の厚さのみを大きくして
浮遊容量を減らし、半導体装置の動作速度を向上させる
とともに、２層ゲート間の絶縁耐圧をも向上させる方法
を提供するものである。
以下この発明の一実施例を第２図ａ−ｆによつて説明す
る。単結晶シリコン基板１１上に、高温、酸化性雰囲気
中でＳｉＯ２膜１２を厚さ７００〜１５００λ成長させ
る。
る。単結晶シリコン基板１１上に、高温、酸化性雰囲気
中でＳｉＯ２膜１２を厚さ７００〜１５００λ成長させ
る。
その上に、第１導体層となるべき多結晶シリコン膜１３
を５０００〜７５００λ成長させる。次に、ホトレジス
ト１４を用いて、多結晶シリコン膜１３上に所望のパタ
ーンを形成する（第２図ａ）。その後、ＣＦ４等のガス
プラズマあるいはフツ酸系エツチング液中において、ホ
トシジスト１４を保護膜として多結晶シリコン膜１３の
露出部分をエツチングする（第２図ｂ）。その後、窒素
をイオン化、加速してイオン注入を行う。なお、その際
の加速エネルギーは、多結晶シリコン膜１３の露出部分
を除去した下の部分のＳｉＯ２膜１２と単結晶シリコン
基板１１の界面に最大の窒素濃度をもつような値に設定
する。そして、打込み量は１０１７〜１０１８個／Ｃｄ
程度とする。その後、１０００〜１２００℃の高温で処
理すれば、ＳｉＯ２膜１２と単結晶シリコン基板１１と
の界面にはＳｉ原子とＮ原子の複合体の薄い窒化シリコ
ン層１５が形成される（第２図ｃ）。次にホトレジスト
１４を除去した後、９５０〜１０００℃の酸化性雰囲気
中で酸化する。この際、複合体の窒化シリコン層１５が
あるために、単結晶シリコン基板１１上のＳｉＯ２膜１
２は、成長速度が抑制され、第１導体層となるべき多結
晶シリコン膜１３上のＳｉＯ２膜１６のみが成長する。
こうして窒化シリコン層１５が酸化されてＳｉＯ２膜１
６に変わるまで酸化を続ければ、多結晶シリコン膜１３
上に成長したＳｉＯ２膜１６の厚みｍと窒化シリコン層
１５が形成された単結晶シリコン基板１１上のＳｉＯ２
膜ｎとの比ｗは７〜１０となつて、従来の方法に比べ上
記膜厚比は非常に大きくなる（第２図ｄ）。この後、多
結晶シリコン膜１７を形成して第２導体層となし、この
多結晶シリコン膜１７を所望のパターンに成形した後、
ＳｉＯ２膜１６の露出部分を除去して単結晶シリコン基
板１１の表面１１′を露出させる（第２図ｅ）。その後
、ソースまたはドレインとなるべき不純物拡散層１８を
形成する。（第２図ｆ）。こうした後、単結晶シリコン
基板１１．ソースおよびドレインとなる不純物拡散層１
８、第１導体層となる多結晶シリコン膜１３、第２導体
層となる多結晶シリコン膜１７にそれぞれ周知の方法で
電極部を設けて半導体装置が完成する。以上説明したよ
うにこの発明は、２層ゲート部分の第１導体層となる多
結晶シリコン膜上に形成されるＳｉＯ２膜の厚みをこの
ＳｉＯ２膜が単結晶シリコン基板上に形成される部分の
厚みより大きく形成するようにしたので、２層ゲート間
の浮遊容量が大幅に減少することにより動作速度が向上
するとともに、２層ゲート間の絶縁耐圧にもすぐれた半
導体装置が得られる利点がある。
を５０００〜７５００λ成長させる。次に、ホトレジス
ト１４を用いて、多結晶シリコン膜１３上に所望のパタ
ーンを形成する（第２図ａ）。その後、ＣＦ４等のガス
プラズマあるいはフツ酸系エツチング液中において、ホ
トシジスト１４を保護膜として多結晶シリコン膜１３の
露出部分をエツチングする（第２図ｂ）。その後、窒素
をイオン化、加速してイオン注入を行う。なお、その際
の加速エネルギーは、多結晶シリコン膜１３の露出部分
を除去した下の部分のＳｉＯ２膜１２と単結晶シリコン
基板１１の界面に最大の窒素濃度をもつような値に設定
する。そして、打込み量は１０１７〜１０１８個／Ｃｄ
程度とする。その後、１０００〜１２００℃の高温で処
理すれば、ＳｉＯ２膜１２と単結晶シリコン基板１１と
の界面にはＳｉ原子とＮ原子の複合体の薄い窒化シリコ
ン層１５が形成される（第２図ｃ）。次にホトレジスト
１４を除去した後、９５０〜１０００℃の酸化性雰囲気
中で酸化する。この際、複合体の窒化シリコン層１５が
あるために、単結晶シリコン基板１１上のＳｉＯ２膜１
２は、成長速度が抑制され、第１導体層となるべき多結
晶シリコン膜１３上のＳｉＯ２膜１６のみが成長する。
こうして窒化シリコン層１５が酸化されてＳｉＯ２膜１
６に変わるまで酸化を続ければ、多結晶シリコン膜１３
上に成長したＳｉＯ２膜１６の厚みｍと窒化シリコン層
１５が形成された単結晶シリコン基板１１上のＳｉＯ２
膜ｎとの比ｗは７〜１０となつて、従来の方法に比べ上
記膜厚比は非常に大きくなる（第２図ｄ）。この後、多
結晶シリコン膜１７を形成して第２導体層となし、この
多結晶シリコン膜１７を所望のパターンに成形した後、
ＳｉＯ２膜１６の露出部分を除去して単結晶シリコン基
板１１の表面１１′を露出させる（第２図ｅ）。その後
、ソースまたはドレインとなるべき不純物拡散層１８を
形成する。（第２図ｆ）。こうした後、単結晶シリコン
基板１１．ソースおよびドレインとなる不純物拡散層１
８、第１導体層となる多結晶シリコン膜１３、第２導体
層となる多結晶シリコン膜１７にそれぞれ周知の方法で
電極部を設けて半導体装置が完成する。以上説明したよ
うにこの発明は、２層ゲート部分の第１導体層となる多
結晶シリコン膜上に形成されるＳｉＯ２膜の厚みをこの
ＳｉＯ２膜が単結晶シリコン基板上に形成される部分の
厚みより大きく形成するようにしたので、２層ゲート間
の浮遊容量が大幅に減少することにより動作速度が向上
するとともに、２層ゲート間の絶縁耐圧にもすぐれた半
導体装置が得られる利点がある。
第１図ａ−ｃは従来の２層ゲート構造の半導体装置の製
造工程を説明するための断面図、第２図ａ−ｆはこの発
明の一実施例を示す２層ゲート構造の半導体装置の製造
工程を説明するための断面図である。 図中、１１は単結晶シリコン基板、１２，１６はＳｌＯ
２膜、１３，１７は多結晶シリコン膜、１４はホトレジ
スト、１５は窒化シリコン層、１８は不純物拡散層であ
る。
造工程を説明するための断面図、第２図ａ−ｆはこの発
明の一実施例を示す２層ゲート構造の半導体装置の製造
工程を説明するための断面図である。 図中、１１は単結晶シリコン基板、１２，１６はＳｌＯ
２膜、１３，１７は多結晶シリコン膜、１４はホトレジ
スト、１５は窒化シリコン層、１８は不純物拡散層であ
る。
Claims (1)
- １ 一導電型の単結晶シリコン基板上に絶縁層を形成し
この絶縁層に接して多結晶シリコン膜を成長させた後、
所定部分を除去して第１導体層を形成する工程と、前記
多結晶シリコン膜の除去部分に窒素イオン注入を行い、
前記絶縁層と単結晶シリコン基板の界面に薄い窒化シリ
コン層を形成する工程と、酸化性雰囲気中で酸化し、前
記単結晶シリコン基板上の絶縁膜厚に比べ前記第１導体
層上に膜厚の大きい絶縁膜を形成する工程と、前記第１
導体層上および単結晶シリコン基板上の絶縁膜上に第２
導体層を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53085789A JPS5923476B2 (ja) | 1978-07-13 | 1978-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53085789A JPS5923476B2 (ja) | 1978-07-13 | 1978-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5512767A JPS5512767A (en) | 1980-01-29 |
| JPS5923476B2 true JPS5923476B2 (ja) | 1984-06-02 |
Family
ID=13868647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53085789A Expired JPS5923476B2 (ja) | 1978-07-13 | 1978-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923476B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56160062A (en) * | 1980-05-14 | 1981-12-09 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57197911A (en) * | 1981-05-29 | 1982-12-04 | Sanyo Electric Co Ltd | Schmitt circuit |
| JPS5850771A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 再書込み可能な高集積ｒｏｍ及びその製造方法 |
| JPS59188962A (ja) * | 1983-04-12 | 1984-10-26 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JP2503621B2 (ja) * | 1989-01-23 | 1996-06-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0613344U (ja) * | 1992-07-15 | 1994-02-18 | 東京電力株式会社 | 電力ケーブル接続部の接地線の引出し用アダプタ |
-
1978
- 1978-07-13 JP JP53085789A patent/JPS5923476B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5512767A (en) | 1980-01-29 |
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