JPH02134827A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に高速動作のバイポーラ
、ＭＯ８共存回路およびその製造方法に関する。

〔従来の技術〕

ソース、ドレイン領域の幅がゲートに対して自己整合的
に形成されたＭＯＳトランジスタについてはアイ　イー
　デイ　エム（ＩＥＤＭ）８７第３５８頁から第３６１
頁において論じられている。

第３図（ａ）にその断面図を示す。４はｐ型Ｓｉ基板、
５，８はＳｉＯ２膜、１４ＬｔＳｉＯｚ膜、１６は多結
晶Ｓｉ膜、１８．２４はＳｉＣ２膜、２５は金属電極、
４７はＴＩ−型Ｓ１層、４８は選択エピタキシャル成長
によるｒ１＋型単結晶Ｓｉ層である。ソース、ドレイン
層の一部であるｎ−型Ｓｉ層４７の幅は、ゲート１６に
対して自己整合的に決められており、さらに同しくソー
ス。

ドレイン層の一部であるｎ＋ｓ　ｉ　　層４８が、選択
エピタキシャル法により自己整合的に形成されている。

　グラフトベースの位置がエミッタに対して自己整合的
に形成されたバイポーラトランジスタと、ソース、ドレ
インの電極取り出しが多結晶Ｓｉ膜によって自己整合的
に形成されたＭＯＳトランジスタとを、プロセス的に両
立するように組み合わせた公知例としては、公開昭６３
−１６６７３が挙げらる。

その公知例のバイポーラトランジスタ部の断面図を第３
図（ｂ）に示す。

同図において１はＰ型Ｓｉ基板、２はｎ型層、３はｎ−
エピタキシャル層、５はＳｉＯ２膜。

１１はｐ型層でグラフトベースとしてはたらく。

１２はｐ型層で真性ベースとしてはたらく。１３はｎ型
層でエミッタとしてはたらく。１７はＰ型多結晶Ｓｉ層
、１８．２０はＳｉＯ２膜、２２はｎ型多結晶Ｓｉ層、
２５は金属電極である。

また、ＭｏＳトランジスタ部の断面図を第３図（Ｃ）に
示す。３はｎ型単結晶、５はＳｉＯ２膜、１０はＰ型層
のソース、ドレイン、１４はゲートＳｉ○２膜、１６．
１７ｐ型多結晶Ｓｉ膜でそれぞれ、ゲート、ソースドレ
イン引き出しｖＭ、極である。素子分離領域に対してゲ
ートはマスク合わせによって位置決めされる。

〔発明が解決しようとする課題〕

第３図（ａ）に示した、ソース、トレイン領域の幅がゲ
ートに対して自己整合的に形成された従来技術によるＭ
ＯＳトランジスタでは、第３図（ｂ）に示したような通
常のバイポーラトランジスタと構造的な違いが大きい。

従がって上記構造のＭ　ＯＳ　トランジスタ同一チップ
上にバイポーラトランジスタと並行して形成するために
は、第３図（ｂ）および（ｃ）に示したような従来技術
によるバイポーラＭＯ８共存デバイスの場合よりも製造
方法が大幅に複雑になり、工程数も大幅に増加するとい
う問題があった。

一方、第３図（ｂ）、（ｃ）に示したバイポーラトラン
ジスタとＭＯＳトランジスタをプロセス的にコンパチブ
ルに形成した従来技術においては、グラフトベース拡散
層、ソースドレイン拡張層の幅はマスク合わせによって
決められ、マスク合わせ余裕を確保するためにマスク合
わせ精度のレベルには小さくできない。そのため寄生容
量が十分小さくできず、素子動作の高速化が妨げられる
という問題があった。

本発明の目的は、構造において寄生容量が小さく高速動
作が可能なバイポーラトランジスタ及びＭｏＳトランジ
スタを、比較的単純な製造方法にり集積度を低下させる
ことなく同一チップ上に形成することを可能にすること
である。

〔課題を解決するための手段〕

上記目的はＭＯＳトランジスタのソース、ドレイン拡散
層およびバイポーラトランジスタのグラフトベース拡散
層の領域をそれぞれゲート、エミッタに対し自己整合的
に微細に形成された構造にすることにより達成される。

但し従来方法と比較して製造工程の複雑化や工程数増加
を最低限に抑えるため、上記構造の形成をＭｏＳトラン
ジスタとバイポーラトランジスタにおいて共通の工程に
より形成する必要がある。

以下にそのための具体的な方法を述べる。

素子分離領域を形成した後、バイポーラトランジスタに
なる領域内には少なくとも酸化防止膜及び絶縁膜よりな
る島パターン、ＭＯＳ）−ランジスタになる領域には、
絶縁膜、多結晶Ｓｉ膜、酸化防止膜よりなるゲートパタ
ーンを形成する。次に酸化防止膜のスペーサーを島パタ
ーン、ゲートパターンの周囲に自己整合的に形成する。

そしてスペーサーと素子分離領域の間の領域に熱酸化の
方法により酸化膜を形成する。その酸化膜の底面は、後
に形成するグラフトベースやソースドレインの拡散層の
底面よりも深くなるようにする。次に酸化防止膜のスペ
ーサーとその下の酸化膜を除去した後多結晶Ｓｉ膜を堆
積し島パターン及びゲートパターンの上の多結晶Ｓｉ膜
を選択的に除去する。

そしてその多結晶Ｓｉ膜に不純物を添加し、熱拡散によ
り多結晶Ｓｉ膜から単結晶基板に不純物を拡散すること
によりグラフトベース及びソース。

ドレインを形成する。

以上の方法により上記目的を達成することが可能となる
。

〔作用〕

上記の前段によると、バイポーラトランジスタとＭＯＳ
トランジスタは、素子分離領域、およびグラフトベース
とソースドレイン拡散層が基本的には同じ構造になって
いるため、プロセス的に同時もしくは平行して形成する
ことが可能となる。

従って従来の公知例のような工程の複雑化、工程数増加
を避けることが可能である。

さらに上記の手段によると、グラフトベース及びソース
ドレインの拡散層の幅を側壁に堆積する多結晶Ｓｉ膜も
しくはＳｉＯ２膜の厚さによって自己整合的に決めるこ
とができるため、微細なグラフトベース及びソースドレ
インの形成が可能とり、またそれらの拡散層の側面はＳ
ｉＯ２膜に接しているため、寄生容量を従来の公知例よ
りも小さくでき、高速動作が可能なバイポーラトランジ
スタ及びＭＯＳトランジスタを実現することができる。

また上記手段によると基本的なマスクパターンは従来方
法と同じであるため集積度は従来方法より低下するとい
うことはない。

〔実施例〕

本発明の第１の実施例を第１図により説明する。

１はＰ型基板、２はｎ十埋込層、３はｎ−エピタキシャ
ル層、４はｐ型拡散層である。５，６はＳｉＯ２膜、７
は多結晶Ｓｉ膜、８はＳｉＯｘ　ｌＩＩである。

ｎ型拡散層９をソースドレイン、ＳｉＯ２膜１４をゲー
ト酸化膜、多結晶Ｓｉ膜１６及びシリサイド膜１９をゲ
ート電極とし、ｎ型多結晶Ｓｉ膜１５をソースドレイン
引き出し電極とするｎチャンネルＭＯＳトランジスタが
形成されている。

また、ｐ型拡散層１０をソースドレイン、ＳｉＯ２膜１
４をゲート酸化膜、多結晶Ｓｉ膜１６及びシリサイド膜
１９をゲート電極とし、Ｐ型多結晶５ｉ１７をソースド
レイン引き出し電極とするＰチャンネルＭＯＳトランジ
スタが形成されている。

ゲート電極とソースドレイン引き出し出し電極とは５ｉ
ｓＮａ膜１８によって分離されている。ｐ型拡散層１１
をグラフトベース、ｐ型拡散層１２をイントリンシック
ベース、ｎ型拡散層１３、ｎ型多結晶Ｓｉ膜２２をエミ
ッタ、ｐ型多結晶Ｓｉ膜１７をベース引き出し電極とす
るｎｐｎバイポーラトランジスタが形成されている。素
子の最上部は化学的気相成長法（ＣＶＤ法）による５ｉ
（ｈ膜２４、熱酸化膜２３により覆われ、メタル２５に
より電極が取り出されている。

本実施例の特徴を以下に示す。ＭＯＳトランジスタに関
しては第２図を参照して説明する。第２図（ａ）はＭＯ
Ｓトランジスタの平面図、（ｂ）。

（ｃ）はそれぞれ（、）の破線（１）、（■）での縦断
面図である。ソース、ドレイン拡散層１０の側面のうち
、ゲート電極１６に接せず、ゲートに平行（ドレイン電
流に直角）なものがＳｉＯ２膜８の側面に接し、かつゲ
ートに対して一定の微細な距離に形成されており、ゲー
トに直角（ドレイン電流に平行）なものが素子分離領域
のＳｊ、Ｏｘ膜５の側面に接している。バイポーラトラ
ンジスタではグラフトベース拡張層１１の外側の側面は
５ｉＯ１ｚ膜８の側面に接しかつエミッタに対して一定
の微細な距離に形成されている。

上記構造では、ＭＯＳトランジスタの索子分離領域及び
ソースドレイン拡散層と、バイポーラトランジスタの素
子分離領域及びグラフトベースの構造が基本的に同じで
あるため、ＭＯＳトランジスタとバイポーラトランジス
タの形成がプロセス的に同時にもしくは平行して行なう
ことが可能となっている。

以上の特徴により、従来技術によるものよりもソース、
ドレイン、グラフトベース拡散層の接合寄生容量が小さ
く、高速動作が可能なバイポーラＭ　ＯＳ共存デバイス
を、簡単で短いプロセスで形成できるという効果が得ら
れる。

以下に本発明の第１の実施例の製造方法を、まＭＯＳト
ランジスタとバイポーラトランジスタとに分けて示す。

最初に第４図（ａ）〜（ｇ）に基づいてＭＯＳトランジ
スタの製造方法を以下に示す。ここで、以下ではｐチャ
ンネルトランジスタの場合を説明するが、ｎチャンネル
トランジスタの場合も基本的に同様である。

まず表面がｎ型のＳｉ基板２６に従来のアイソプレーナ
法により素子分版領域５を形成する。素子分離領域形成
法が、ＬＯＣＯ３法やＵ溝埋込み法であっても良いこと
は言うまでもない０次に素子領域のＳｉ基板を薄く、（
厚さ１５０人）酸化してゲートＳｉ○２膜１４を形成し
た後、多結晶Ｓｉ膜１６（厚さ２５００人）、５ｉａＮ
４膜２７（厚さ１５００人）、ＳｉＯ２膜２８　（厚す
３０００人）を通常の気相化学反応法（ＣＶＤ法）によ
り堆積する。さらに、ホトリソグラフィと異方性ドライ
エツチングにより、それらの３層膜からなるゲートパタ
ーンを形成する（第４図（ａ））。

次に通常のＣＶＤ法により５ｉｓＮａ膜２９　（厚さ１
０００人）と多結５ｉＩｐＪ３０（厚さ２０００人）を
堆積した後、異方性ドライエツチング法によりゲートパ
ターンの側壁以外の５ｉａＮ４膜２９と多結晶Ｓｉ膜３
０を除去する（第４図（ｂ））。

次に多結晶Ｓｉ膜３０をウェットエツチング法により除
去した後、異方性ドライエツチング法により露出してい
るＳｉＯ２膜を除去し、さらに露出したＳｉＪ＆板をウ
ェットエツチング法もしくはドライエツチング法により
等方的に１２００人エツチングし、その後熱酸化の方法
により３００人のＳｊ、Ｏｚ膜３２を形成する。さらに
５ｉｓＮｉ膜３１をＣＶＤ法により堆積した後異方性ド
ライエツチング法により側壁部以外の５ｉａＮ＋膜３１
とＳｉＯ２膜３２を除去する（第４図（Ｃ））。

次に熱酸化の方法により素子分離領域５と５ｉｓＮａ膜
で覆われた領域の間の部分にＳｉＯ２膜８を形成する。

さらに５ｉａＮａ膜３１．２９を除去した後、通常のイ
オン打ち込み法（ＢＦｚ打ち込み、エネルギー２０ｋａ
Ｖ打ち込み密度３ｘｌ　Ｑ　ｉ４．−２）により低１度
のＰ型層３４を形成する（第４図（ｄ））。次に５ｉａ
Ｎ４１１莫３５（厚さ１５００人）を通常のＣＶＤ法で
堆積した後、異方性エツチング法により側壁部以外の５
ｉａＮ４膜３５を除去する。さらに露出した５ｉＯｚｌ
ｉＱ１４を除去した後、多結晶Ｓｉ膜１７（厚さ３００
０人）をＣＶＤ法により堆積する。次にホトレジストの
凹部埋め込み及びホトレジスト全面塗布とエッチバック
での平坦化による方法にて、ゲートパターン上部の多結
晶Ｓｉ膜１７を選択的に除去する。次にＳｉＯ２膜２８
．５ｉａＮ４膜２７を除去した後、さらにイオン打ち込
み（Ｂ打込みエネルギー３０　ｋ　ｅ　Ｖ、　Ｉ　Ｘ　
１０１Ｂａ＋＋−”）により多結晶Ｓｉ膜中に不純物を
導入し、熱処理（９５０℃、３０分）することにより接
合深さ２０００人のｐ÷拡散Ｍ１０を形成する（第４図
（ｅ））。

またＰ十拡散層１０は多結晶Ｓｉ膜１７の堆積前にイオ
ン打ち込みと熱処理により形成しても良いことは言うま
でもない。

次にＭｏ、Ｗ等の金属を蒸着した後熱処理を行なってシ
リサイド１９を形成する。絶縁膜上のシリサイド化しな
かった金属はウェットエツチングにより除去し、多結晶
Ｓｉ膜上のみにシリサイド１９が残るようにする（第４
図（ｆ））　、次に、ＣＶＤ法によりＳｉ○２膜２４を
堆積した後、ホトリソグラフイにより電極を取り出すた
めの穴を形成し、さらにＡＱ等の金属２５を蒸着しホト
リソグラフィにより、電極、配線パターンを形成した後
、コンタクト穴でオーミックコンタクトを形成する。

以上で本発明の第１の実施例のうちのＭＯＳトランジス
タの製造方法の説明を終わる。

次に、以下に本発明の第１の実施例のうちｎｐｎバイポ
ーラトランジスタの製造方法を第５図（ａ）〜（ｈ）に
基づいて説明する。

まず従来のバイポーラトランジスタの製造方法と同様に
ｐ型基板１にｎ十埋込層２を拡散によって形成した後、
ｎ−型のエピタキシャル層３を形成する。次に従来のア
イソプレーナー法によりフィールド部のＳｉＯ２膜５を
形成し、さらにＣＶＤ法によりＳ　ｘ　ｓ　Ｎ　ａ膜３
６（Ｈさ２０００人）を堆積しその膜にホトリソグラフ
ィとエツチングにより素子分離溝パターンを形成する（
第５図（ａ））。

次に多結晶Ｓｉ７を埋め込んだ素子分離溝を形成する。

この工程の製造方法は公知である。さらに素子領域に５
ｉｆｔ膜３７（厚さ３００人）を熱酸化法により形成す
る（第５図（ｂ））。次にＳｉａＮｍ膜３８（厚さ１５
００人）、ＳｉＯ２膜（厚さ５５００人）をＣＶＤ法に
より堆積し、ホトリソグラフィと異方性ドライエツチン
グによりエミッタ領域となる島パターンを形成する（第
５図（ｃ）　）　。

次にＭＯＳトランジスタの第４図（ｂ）、（Ｑ）の説明
で述べたものと同じ工程により第５図（ｄ）、さらに第
５図（ｅ）に至る。次に熱酸化の方法により素子分離領
域と５ｉａＮ４膜２９，３１に覆われた領域の間の部分
にＳｉＯ２膜８を形成する。

さらに５ｉｓＮ＋２９．３１を除去した後、露出した５
ｉ０２膜３７をエツチングにより除去する。

その後ウェットエツチングにより５ｉａＮａ膜３８を１
５００人サイドエツチングする（第５図（ｆ））。

次に多結晶Ｓｉ膜１７（厚さ３０００人）をＣＶＤ法に
より堆積した後、ホトレジストの凹部埋め込み及び、ホ
トレジスト全面塗布とエッチバックでの平坦化による方
法にて、島パターン上部の多結晶Ｓｉ膜１７を選択的に
除去する（第５図（ｇ））。

次にイオン打ち込み（Ｂ打ち込み、３０ｋｅＶ。

Ｉ　Ｘ　１０１Ｂａｓ−’）より多結晶Ｓｉ膜中に不純
物を導入し、熱処理することにより接合深さ２０００人
のＰ十拡散層１１を形成しその後ホトリソグラフィとエ
ツチングにより多結晶Ｓｉ膜１７を選択的に除去しベー
ス引き出し電極を形成する０次にウェットエツチングに
よりＳｉＯ２膜３９を除去した後、通常の熱酸化の方法
により５ｉｎｓ膜２０（厚さ２５００人）を形成する。

次に５ｉａＮ４膜３８，ＳｉＯ２膜３７をウェットエツ
チングにより除去した後、露出したＳｉ基板面に熱酸化
の方法で１００人のＳｉＯｘ膜を形成する。その後、イ
オン打ち込み（Ｂ打ち込み。

エネルギーの１０　ｋ　ｅ　Ｖ、　Ｉ　Ｘ　１０１４ａ
ｍ−１）　オヨびアニール（Ｎ　ｘ雰囲気、９００℃、
２０分）により真性ベースとなるＰ型層１２を形成する
。次にＣＶＤ法により多結晶Ｓｉ膜２２（厚さ２０００
人）を堆積し、その後多結晶Ｓｉ膜２２へのイオン打ち
込み（Ａｓ打ち込み、エネルギー４０ｋｅＶ。

Ｉ　Ｘ　１０　”ａｍ−”）およびアニール（９５０℃
、２０分）によりＮ型層１３を形成する。さらにホトリ
ソグラフィ及びエツチングによりエミッタ部以外の多結
晶Ｓｉ膜２２を除去しその後熱酸化の方法により５ｉｆ
２膜２３　（厚さ２０００人）を形成する。さらにホト
リソグラフィにより電極を取り出すための穴を形成した
後、ＡＱ等の金）ｃｄ２５を蒸着（ホトリソグラフィに
より電極、配線パターンを形成し、最後にコンタクト穴
でオーミックコンタクトを形成する。

以上で本発明の第１の実施例のうちのバイポーラトラン
ジスタの製造方法の説明を終わる。

次に本発明の第１の実施例において、ＭＯＳトランジス
タとバイポーラトランジスタを平行して形成する方法を
、第４図及び第５図に基づいて以下に説明する。

まず、バイポーラトランジスタ及びＭＯＳトランジスタ
が形成される領域において、各々Ｎ十埋込層や、エピタ
キシャル層、チャンネル層等を形成した後、第４図（ａ
）と第５図（ｂ）に示すようにｌＭｏ５トランジスタ領
域はＬＯＣＯ８法。

バイポーラトランジスタ領域はＵ溝条結晶Ｓｉ埋め込み
法により素子分離領域を形成する。以上の工程の製造方
法は公知である。

次に第４図（ａ）と第５図（ｃ）に示すように素子領域
の基板表面を酸化し、ＣＶＤ法で多層膜を形成した後、
ホトリソグラフィと異方性ドライエツチングによりパタ
ーニングし、ＭＯＳトランジスタ領域には、ゲートパタ
ーン、バイポーラトランジスタ領域にはエミッタとなる
島パターンを形成する。ＭＯ８領域とバイポーラ領域で
異なった多層膜を形成する方法としては、まず多結晶Ｓ
　ｉ　Ｉｌｌ　１６を堆積した後、バイポーラ領域のみ
の多結晶Ｓｉ膜１６をホトリソグラフィとエツチングに
より選択的に除去し、次に５ｉａＮａ膜２７を堆積し、
その後、ＳｉＯ２膜３９の膜厚差だけのＳｉｘ膜を堆積
しホトリソグラフィとエツチングによ４１ＭＩ：）Ｓ領
域のみのＳｉＯ２膜を選択的に除去した後、５ｉ０２膜
２８を全面に堆積する。以上によってそれぞれの領域で
の多層膜が形成される。

多層膜の異方性エツチングの方法としては、まずＣＦＨ
ｓガスを用いてＳｉＯ２膜２８．３９と５ｉａＮａ膜２
７，３８をＲＩＥ　（リアクティブイオン　エツチング
：　ｒｅａｃｔｉｖｅ　ｉｎｎ　ｅｔｃｈｉｎｇ）法に
より除去した後、ＣＦ４ガスを用いて多結晶Ｓｉ膜１６
を同じＲＩＥ法により除去すれば良い。

次にＭＯＳトランジスタにおける第４図（ｂ）〜（ｄ）
の工程と、バイポーラトランジスタにおける第５図（ｃ
）〜（ｆ）の工程は、先に説明した共通の方法で同時に
処理する。ただし、多結晶Ｓｉ膜３０の厚さは、ＭＯＳ
部とバイポーラ部で異なるようにしても良いことは言う
までもない。

また第４図（ｄ）に示す工程においてＭＯＳトランジス
タ領域にホトレジストをマスクにして選択的にイオン打
ち込みを行ないｐ型層３４を形成しておく、またバイポ
ーラ領域では第５図（ｆ）に示すように霧出したＳｉＯ
２膜３７をウェットエツチングにより除去しておく。

次に全面に５ｉａＮ４膜３５をＣＶＤ法により堆積した
後、ホトリソグラフィによりバイポーラトランジスタ領
域のみにホトレジストを残す。さらに異方性ドライエツ
チングにより、ＭＯＳトランジスタ領域の５ｉ８Ｎ＋膜
３５のゲートパターンの側壁部以外を除去する。次にＣ
ＶＤ法によりリンドープのＳｉＯ２膜を全面に堆積した
後ホトリソグラフィとエツチングによりＭＯ８領域のみ
にＳｉＯ２膜を残す。さらにウエツ１−エツチングによ
りバイポーラ領域の５ｉＩＩＮａ膜３５を全部除去した
後、ホトリソグラフィによりバイポーラ領域のみにホト
レジス１−を残しウェットエツチングによりＭＯ８領域
のＣＶ　Ｄ　Ｓ　ｉ　Ｏｘ膜を除去する。

以上の工程によりＭＯ８領域のゲートの側壁のみに第４
図（ｅ）の５ｉａＮ＋膜３５を形成できる。

次にＭＯ８領域のＳｉ○２膜１４の請出した部分をエツ
チング除去した後、全面に多結晶Ｓｉ膜１７を堆積する
。そして先に第４図（ｅ）及び第５図（ｇ）について説
明した方法により、ゲートパターン上、及び島パターン
上の多結晶Ｓｉ膜１７を選択的に除去する。次にＣＶＤ
法により全面に５ｉＣ）ｚ膜（厚さ１５００人）、及び
Ｓｉ３Ｎ２膜（厚さ１５００人）を堆積した後、ホトリ
ソグラフィ及びエツチングによりバイポーラ領域のそれ
らの膜を選択的に除去する。

次に第５図（ｈ）において説明した工程の処理を行なう
。多結晶Ｓｉ膜２２を酸化してＳｉＯ２膜２３を形成し
た後、ＭＯ８領域を覆っていたＳｉｇＮａｔｌ’２とＳ
ｉＯ２膜をウェットエツチングで除去する。その後第４
図（ｆ）、（ｇ）において説明した工程の処理を行なう
。以上で、本発明の第１の実施例での、ＭＯＳ）−ラン
ジスタとバイポーラトランジスタを同一チップ上に作製
する方法についての説明を終わる。

次に、第６図（、）〜（ｅ）に基づいて本発明の第１の
実施例についての別の製造方法を説明する。以下では代
表としてバイポーラトランジスタの形成方法を説明する
が、ＭＯＳトランジスタについても基本的に同じ方法に
より形成が可能である。

まず第６図（ａ）は第５図（ｃ）と同じである。

次にＳｉＯ２膜３７の露出した部分をエツチング除去し
５ｉｓＮａ膜のサイドエツチングを行なった後、多結晶
Ｓｉ膜４０（厚さ６００人）をＣＶＤ法により堆積する
。次に熱酸化の方法により多結晶Ｓｉ膜上にＳｉＯ２膜
４１（厚さ３００人）を形成する。さらに第４図（ｂ）
において説明したものと同じ方法により島パターンの側
壁に５ｉａＮ４膜２９と多結晶Ｓｉ膜３０を形成する（
第６図（ｂ））。

次に、多結晶Ｓｉ膜３０をウェットエツチングにより除
去し、Ｓ　ｉ　０２膜４１．多結晶Ｓｉ膜をドライエツ
チングで除去した後、第４図（ｃ）で説明したものと同
じ方法の処理により、第６図（ｃ）に示す工程に至る。

以降は、第５図（ｆ）〜（ｈ）にての説明において示し
たものと同じ方法により、第６図（ｄ）、（ｅ）に示す
段階を経て第５図（ｈ）に示すバイポーラトランジスタ
を形成する。

本製造方法によれば、第６図（ｃ）から（ｄ）に至る工
程のＳｉＯ２膜３３の形成において、酸化時の応力が単
結晶Ｓｉよりも多結晶５ｉ４０にかかるようになるため
、そこで応力緩和が起こり、結晶欠陥の発生を防止する
ことができるという効果がある。

以下に第７図（ａ）〜（ｈ）に基づいて、本発明の第２
の実施例とその製造方法を示す。第２の実施例はバイポ
ーラトランジスタに関するものでその完成断面図を第７
図（ｈ）に示す。本実施例の特徴は、本発明の第１の実
施例において述べたものの他に、エミツタ層１３の側面
がＳｉＯ２膜４４膜厚４ていることが挙げられる。本実
施例によると、エミッターベース接合の寄生容臓を低減
することができ、より高速動作が可能なバイポーラトラ
ンジスタが実現できる。次に本実施例の製造方法を説明
する。

まず第７図（ａ）第５図（ｃ）と同じである。

次に露出しているＳｉＯ２膜３７をドライエツチングに
より除去した後、ウェットエツチングもしくはドライエ
ツチングにより露出したＳｉ基板を３００人エツチング
する。その後熱酸化の方法により露出したＳｉ基板に２
００人の厚さのＳｉＯ２膜４２を形成する。さらにＣＶ
Ｄ法により５ｉａＮａ膜４３（厚さ１０００人）を堆積
した後異方性ドライエツチングにより島パターンの側壁
部以外の５ｉａＮ番膜４３を除去する（第７図（ｂ））
。次に熱酸化の方法によりＳｉＯ２膜４４膜厚４６００
人）を形成した後、側壁部の５ｉｓＮ４膜４３を除去し
さらにイオン打ち込み（Ｂ打ち込み、２０ｋｅＶ、ｌＸ
ｌ０工８■−２）とそれに引き続く加熱（９００℃、１
０分）によりｐ’ｕ層４５を形成する（第７図（Ｃ））
。

次に５ｉｓＮａ膜４６　（厚さ２０００人）をＣＶＤ法
により堆積した後、異方性ドライエツチングにより島パ
ターン側壁部以外の５ｉａＮａ膜４６を除去しさらに同
しく異方性ドライエツチングにより５ｉ０２膜４４をエ
ツチング除去し基板Ｓｉを露出させる（第７図（ｄ））
、以下、第５図（ｄ）〜（ｇ）で説明したものと同じ方
法により第７図（ｅ）、（ｆ）で示す工程を経て第７図
（ｇ）に至る６次にウェットエツチングにより露出した
部分の５ｉａＮ＋膜４６を除去した後、第５図（ｈ）で
説明したものと同じ方法により第７図（ｈ）に至る。以
上で本発明の第２の実施例の製造方法の説明を終える。

〔発明の効果〕

本発明におけるバイポーラトランジスタにおいては、ペ
ースコレクタ接合容量が従来技術によるもの（第３図）
と比較して約５０％低減できるため、最大動作周波数ｆ
　ｒｍａｘは従来技術による同じ縦方向不純物分布を持
つものと比較して約２０％向上する。またＭＯＳトラン
ジスタにおいては。

ソース、ドレイン接合容量が従来技術によるものと比較
して約５０％低減できるため回路の全負荷容量が約１０
％低減できる。

バイポーラトランジスタ及びＣＭＯ８を用いたゲート回
路のゲート遅延時間（ｔ□）はおよそ次の式で表わされ
る。

ＣＬ Ｃし・・・負荷容量 ｆｔ・・・動作周波数 ｇｍ・・・ＭＯＳのコンダクタンス 従って、本発明によるｔＰｄはｔｚ（本発明）＝２ｇａ
ｆｔ（従来）Ｘｉ、２ と、従来のものより約２５％短縮できる。

また本発明による製造方法において、ホトマスク数は従
来方法（公開昭６３−１６６７３　）に比べ２〜３枚増
えるのみで、比較的、短く簡単な方法により上記効果が
実現できる。

また本発明によれば、バイポーラＭＯＳ共存集積回路の
集積度は従来方法（公開昭６３−１６６７３）と基本的
に同じであり、この点において副作用は生じない。

【図面の簡単な説明】

第１図は本発明の第１の実施例のバイポーラ及びＭＯＳ
トランジスタの縦断面図である。第２図（ａ）は本発明
の第１の実施例のＭＯＳトランジスタの平面図、同図（
ｂ）、（ｃ）はそれぞれ同図（８）の破線（１）　、　
　（Ｉｆ）での縦断面図である。第３図（、）は従来技
術によるソース、ドレインの領域の幅がゲートに対して
自己整合的に形成されたＭＯＳトランジスタの縦断面図
である。 第３図（ｂ）、（ｃ）は従来技術による製造プロセスに
おいてコンパチブルなバイポーラ及びＭＯＳトランジス
タの縦断面図である。第４図、第５図は、それぞれ本発
明の第１の実施例のＭＯＳトランジスタ、バイポーラト
ランジスタの製造方法を示す各工程毎の素子縦断面図で
ある。第６図は本発明の第１の実施例のバイポーラトラ
ンジスタの他の製造方法を示す各工程毎の素子縦断面図
である。第７図は本発明の第２の実施例のバイポーラト
ランジスタの製造方法を示す各工程毎の素子縦断面図で
ある。 １・・・ｐ型Ｓｉ基板、２・・・ｎ÷埋込層、３・・・
ｎ−エピタキシャル層、４・・・Ｐ型拡散層、５，６・
・・ＳｉＯ２膜、７・・・多結晶Ｓｉ膜、８−　Ｓ　ｉ
　０２膜、９−　ｎ型Ｓｉ層、１０，１１−ｐ型Ｓｉ層
、１２”’ｐ型Ｓｉ層、１３−ｎ型Ｓ　ｉ　ｆｌｌ　、
　１４−ＳｉＯ２膜、１５・・・ｎ型多結晶Ｓｉ膜、１
６・・・多結晶Ｓｉ膜、１７・・・ｐ型単結晶Ｓｉ層、
１８・・・ａ、１ｓＮ４膜、１９・・・シリサイド膜、
２０・・・ＳｉＯ２膜、２２・・・ｎ型多結晶Ｓｉ膜、
２３−８ｉＯｚ膜、２４−・・ＳｉＯ２膜、２５　・・
・メタル、２６−　ｎ型Ｓｉ基板、２７・・・５１ｇＮ
ａ膜、２８・・・ＳｉＯ２膜、２９・・・５ｉｓＮａ膜
、３０・・・多結晶Ｓｉ膜、３１−５ｉａＮ＋膜、３２
・・・５ｉＯｚ、３４・・・ｐ型Ｓｉ層、３５・・・５
ｉａＮａ膜、　３６−・５ｉｓＮｉ膜、　３７−８ｉＯ
ｚ膜、３８・・・５ｉ３ＮＪｔＪ、３９・・・ＳｉＣ２
膜、４０・・・多結晶Ｓｉ膜、４１・・・ＳｉＯ２膜、
４２・・・５ｉ０２膜、４３・・・５１ｇＮ４膜、４４
・・・ＳｉＯ２膜、４５”’ｐ型Ｓｉ層、４　Ｂ　＝−
Ｓ　ｉ　ｓＮｔ膜、４７−ｎ−型単結晶Ｓｉ層、４８・
・・ｎ生型単結晶Ｓｉ層。 ＊／ｌ！］ 鳩　２　記 （ｂン （こｐ 第 因 （α〕 Ｌｂ） （り 第 テ 目 茎 図 ？ 瑞

Claims (1)

1. 【特許請求の範囲】 １、Ｓｉ基板上に形成されたＭＯＳトランジスタにおい
   て、単結晶Ｓｉからなるソース、ドレイン領域の側面の
   うち、ゲートに接せずドレイン電流方向に垂直なものが
   素子分離領域のＳｉＯ＿２膜の底面よりも浅い底面を持
   つＳｉＯ＿２膜の側面に接しかつゲートに対して一定の
   距離に形成されており、ドレイン電流方向に平行なもの
   が素子分離領域の側面のＳｉＯ＿２膜に接していること
   を特徴とする半導体装置。 ２、Ｓｉ基板上に素子分離領域を形成後、基板表面を酸
   化しその上に少なくとも多結晶Ｓｉ膜と酸化防止膜を堆
   積し、ホトリソグラフイににより素子領域上にそれらの
   膜からなるゲートパターンを形成する工程を含むＭＯＳ
   トランジスタの製造方法において、上記工程の後少なく
   とも酸化防止膜を堆積し、前記のゲートパターンの側壁
   部を残してその酸化防止膜を除去する工程と熱酸化の方
   法により、素子分離領域と前記ゲートパターン周辺の酸
   化防止膜が残された領域との間の領域にＳｉＯ＿２膜を
   形成する工程と、ゲートパターンの側壁に絶縁膜を形成
   する工程と多結晶Ｓｉ膜を堆積しさらにゲートパターン
   上のその多結晶Ｓｉ膜を選択的に除去する工程を含むこ
   とを特徴とする半導体装置の製造方法。 ３、素子分離領域を形成し基板の表面を酸化した後、少
   なくとも酸化防止膜と絶縁膜を堆積しホトリソグラフイ
   により素子領域上にそれらの膜からなる島パターンを形
   成する工程を含み、かつＭＯＳトランジスタと同一チッ
   プ上に形成するバイポーラトランジスタの製造方法にお
   いて、上記酸化防止膜を堆積後、島パターンの側壁部を
   残して上記酸化防止膜を除去する工程と、熱酸化の方法
   により、素子分離領域と前記島パターン周辺の酸化防止
   膜が残された領域との間の領域にＳｉＯ＿２膜を形成す
   る工程と、多結晶Ｓｉ膜を堆積し、さらに島パターン上
   の上記多結晶Ｓｉ膜を選択的に除去する工程を、前記請
   求項第２項に記述したＭＯＳトランジスタの製造方法に
   おいて対応する同等の工程と同時に処理することを特徴
   とする半導体装置の製造方法。