JPS5923522A - ドライエツチング方法 - Google Patents
ドライエツチング方法Info
- Publication number
- JPS5923522A JPS5923522A JP57133492A JP13349282A JPS5923522A JP S5923522 A JPS5923522 A JP S5923522A JP 57133492 A JP57133492 A JP 57133492A JP 13349282 A JP13349282 A JP 13349282A JP S5923522 A JPS5923522 A JP S5923522A
- Authority
- JP
- Japan
- Prior art keywords
- film
- pattern
- etching
- etched
- dry etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえば半導体材料のパターン形成における
ドライエツチング方法に関する。
ドライエツチング方法に関する。
従来例の構成とその問題点
超ＬＳＩプロセスにおける、たとえば配線用材の微細パ
ターン形成にはドライエツチングが行われる。この方法
によるパターン形成はサイドエッチが少く、エツチング
パターンの壁面は垂直である。
ターン形成にはドライエツチングが行われる。この方法
によるパターン形成はサイドエッチが少く、エツチング
パターンの壁面は垂直である。
しかしながら、超ＬＳＩプロセスにおいては、エツチン
グ後、この形成されたパターンの上に、Ｓ ｉ０２ や
ＰＳＧあるいはその他の絶縁膜、あるいはＡｔなどの配
線被膜材料の層が重ねて形成される場合には、その下層
材料のパターンの端面が垂直壁面であると、この上の被
膜材料の被覆性が不十分で、しばしばこのパターンの端
部での、被膜にピンホールが発生したり、あるいは、被
膜がＭなどの配線材料であれば、それが断線を生じたり
する。このため、エツチングパターン断面形状に傾斜（
テーバ）をもたせて、そのパターン上に形成する被膜の
被覆性（ステップカバレッジ）を良くすることが必要で
ある。従来は、ウェットエツチング方法により、パター
ン壁面の横方向にエツチングして、エツチング断面に傾
斜を持たせることが行われるが、エツチング液組成、液
温の温度の変動により傾斜度のコントロールが困難であ
った０ 発明の目的 本発明は、半導体装置における下層材料のパターン形成
の際に、被エツチング材料のエツチング断面形状に傾斜
をもたせるための方策を提供するものであり、これによ
り、この下層材料の表面側に形成される、絶縁膜や配線
被膜の被覆度を良くすることができる。
グ後、この形成されたパターンの上に、Ｓ ｉ０２ や
ＰＳＧあるいはその他の絶縁膜、あるいはＡｔなどの配
線被膜材料の層が重ねて形成される場合には、その下層
材料のパターンの端面が垂直壁面であると、この上の被
膜材料の被覆性が不十分で、しばしばこのパターンの端
部での、被膜にピンホールが発生したり、あるいは、被
膜がＭなどの配線材料であれば、それが断線を生じたり
する。このため、エツチングパターン断面形状に傾斜（
テーバ）をもたせて、そのパターン上に形成する被膜の
被覆性（ステップカバレッジ）を良くすることが必要で
ある。従来は、ウェットエツチング方法により、パター
ン壁面の横方向にエツチングして、エツチング断面に傾
斜を持たせることが行われるが、エツチング液組成、液
温の温度の変動により傾斜度のコントロールが困難であ
った０ 発明の目的 本発明は、半導体装置における下層材料のパターン形成
の際に、被エツチング材料のエツチング断面形状に傾斜
をもたせるための方策を提供するものであり、これによ
り、この下層材料の表面側に形成される、絶縁膜や配線
被膜の被覆度を良くすることができる。
発明の構成
本発明は基板表面に形成された、被エツチング材料をド
ライエツチングによりパターン形成するに際し、あらか
じめ、前記被エツチング材料表面にｌＸ１０ ｃｍ
以上の高ドーズ量のイオンを注入し、しかる後に、圧
力１００ ｍ Ｔｏｒ ｒ以上で、前記被エツチング材
料を選択的にドライエツチングして、テーパ形状のエツ
チング断面を得ることを特徴とする。
ライエツチングによりパターン形成するに際し、あらか
じめ、前記被エツチング材料表面にｌＸ１０ ｃｍ
以上の高ドーズ量のイオンを注入し、しかる後に、圧
力１００ ｍ Ｔｏｒ ｒ以上で、前記被エツチング材
料を選択的にドライエツチングして、テーパ形状のエツ
チング断面を得ることを特徴とする。
この方法において、高ドーズ量で、被エツチング材料表
面にイオンを注入することにより、イオン衝撃と、表面
からの注入された不純物の濃度分布に従って、表面近傍
はど、ドライエツチングの際のラジカルによるエツチン
グ速度が高くなる。
面にイオンを注入することにより、イオン衝撃と、表面
からの注入された不純物の濃度分布に従って、表面近傍
はど、ドライエツチングの際のラジカルによるエツチン
グ速度が高くなる。
その結果、エツチング断面はテーパ（傾斜）状となる。
この際、エネルギー量により注入イオンの深さと濃度を
コントロールすることにより、この傾斜角をコントロー
ルできる。
コントロールすることにより、この傾斜角をコントロー
ルできる。
実施例の説明
第１図、第２図は本発明の実施例を工程の前後で示す断
面図である。半導体基板１上に絶縁膜２を介して、たと
えばＭＯ３半導体装置のゲートおよび配線となるポリシ
リコン膜３を厚さｓｏｏ。
面図である。半導体基板１上に絶縁膜２を介して、たと
えばＭＯ３半導体装置のゲートおよび配線となるポリシ
リコン膜３を厚さｓｏｏ。
人形成し、この後、エネルギー１６０ ＫｅＶ 、ドー
ズ量６×１０ α でひ素イオンを、既存のイオン注入
装置でこのポリシリコン膜３に注入する。
ズ量６×１０ α でひ素イオンを、既存のイオン注入
装置でこのポリシリコン膜３に注入する。
次いで、エツチングマスクとなるレジストパターン４を
形成し、その後、ＣＦ４および０２の混合ガスを用いて
、圧力２００ ｎｔ Ｔｏｒｒ 、電力５００Ｗで、こ
のポリシリコン膜３をエツチングする。この場合、深さ
方向に対して、ポリシリコン膜３の表面近傍の横方向へ
のエツチング速度は約１．７倍となり、垂直方向に対し
て約６０’の傾斜面が得られた。
形成し、その後、ＣＦ４および０２の混合ガスを用いて
、圧力２００ ｎｔ Ｔｏｒｒ 、電力５００Ｗで、こ
のポリシリコン膜３をエツチングする。この場合、深さ
方向に対して、ポリシリコン膜３の表面近傍の横方向へ
のエツチング速度は約１．７倍となり、垂直方向に対し
て約６０’の傾斜面が得られた。
発明の効果
本発明によれば、イオン注入のドース量を制御すること
によりエツチング断面３０〜６０°の傾斜角を任意にコ
ントロールでき、被エツチング材料を被覆する絶縁膜や
、配線材料膜の被覆度も良く、ピンホールや、段切れの
発生が著しく抑制できる。
によりエツチング断面３０〜６０°の傾斜角を任意にコ
ントロールでき、被エツチング材料を被覆する絶縁膜や
、配線材料膜の被覆度も良く、ピンホールや、段切れの
発生が著しく抑制できる。
なお、この方法は実施例のポリシリコン膜に限らず、Ｓ
ｔ、２．ＰＳＧ、５ｔ３Ｎ４．Ａｔｆｘど、半導体プロ
セスにおける、どの被エツチング材料にも使用でき、注
入するイオンも、アルゴンなどの不活性ガスイオンや、
通常の半導体プロセスに用いられる、ホウ素やリンも用
いることが可能である。
ｔ、２．ＰＳＧ、５ｔ３Ｎ４．Ａｔｆｘど、半導体プロ
セスにおける、どの被エツチング材料にも使用でき、注
入するイオンも、アルゴンなどの不活性ガスイオンや、
通常の半導体プロセスに用いられる、ホウ素やリンも用
いることが可能である。
第１図、第２図は本発明実施例の工程前後の状態を示す
断面図である。 １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・ポリシリコン（被エツチング材料）膜、４
・・・・・・エツチングマスク。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
断面図である。 １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・ポリシリコン（被エツチング材料）膜、４
・・・・・・エツチングマスク。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 基板表面に形成された被エツチング材料をドライエツチ
ングによりパターン形成するに際し、あらかじめ前記被
エツチング材料表面に１Ｘ１ｏ１５α−２以上の高ドー
ズ量にイオン注入し、しかる後に、圧力１００ｍＴｏｒ
ｒ以上で、前記被エツチング材料を選択的にドライエツ
チングして、テーバ形状エツチング断面を得ることを特
徴とするドライエツチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133492A JPS5923522A (ja) | 1982-07-29 | 1982-07-29 | ドライエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133492A JPS5923522A (ja) | 1982-07-29 | 1982-07-29 | ドライエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923522A true JPS5923522A (ja) | 1984-02-07 |
Family
ID=15106028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133492A Pending JPS5923522A (ja) | 1982-07-29 | 1982-07-29 | ドライエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923522A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141232A (ja) * | 1983-02-02 | 1984-08-13 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| US4718973A (en) * | 1986-01-28 | 1988-01-12 | Northern Telecom Limited | Process for plasma etching polysilicon to produce rounded profile islands |
| US5258332A (en) * | 1987-08-28 | 1993-11-02 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices including rounding of corner portions by etching |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4880440A (ja) * | 1972-02-02 | 1973-10-27 | ||
| JPS5694759A (en) * | 1979-12-28 | 1981-07-31 | Sony Corp | Wiring forming method |
-
1982
- 1982-07-29 JP JP57133492A patent/JPS5923522A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4880440A (ja) * | 1972-02-02 | 1973-10-27 | ||
| JPS5694759A (en) * | 1979-12-28 | 1981-07-31 | Sony Corp | Wiring forming method |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141232A (ja) * | 1983-02-02 | 1984-08-13 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| US4718973A (en) * | 1986-01-28 | 1988-01-12 | Northern Telecom Limited | Process for plasma etching polysilicon to produce rounded profile islands |
| US5258332A (en) * | 1987-08-28 | 1993-11-02 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices including rounding of corner portions by etching |
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