JPS5923523A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5923523A JPS5923523A JP57134122A JP13412282A JPS5923523A JP S5923523 A JPS5923523 A JP S5923523A JP 57134122 A JP57134122 A JP 57134122A JP 13412282 A JP13412282 A JP 13412282A JP S5923523 A JPS5923523 A JP S5923523A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- conductive layer
- overhung
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は半導体装置、具体的にはウニハフ０ロセス後
の半導体ウェハに関する。
の半導体ウェハに関する。
背景技術とその問題点
例えば多層配線構造の素子でも精細密度化及び電気的特
性の安定化が要請される。そして電気的タエツチイング
する場合には、下がわの導電１体層が異常放電し、溶は
出すことがある。そして、このため、ウェハ全面に導電
体が再付着することがある。これが不良品や信頼性の低
下を招来することとなる。
性の安定化が要請される。そして電気的タエツチイング
する場合には、下がわの導電１体層が異常放電し、溶は
出すことがある。そして、このため、ウェハ全面に導電
体が再付着することがある。これが不良品や信頼性の低
下を招来することとなる。
即ち多層配線構造の素子は、例えば第１図に示すように
半導体基体例えばＰ型シリコン基体（１）に第１の絶縁
膜例えば第１のＳＩＯ□膜（２）を被着し、その上に第
１の導電体層例えばポリシリコン層（３）を選択的に形
成する。このポリシリコン層（３）の上に第２の絶縁膜
例えば第２の５１０２膜（４）を被着し、この８１０２
膜（４）の上に第２の導体層例えばアルミニウム層（５
）を形成する。このアルミニウム層（５）の上には絶縁
膜例えば５ＩＯ２膜（６）が形成される。
半導体基体例えばＰ型シリコン基体（１）に第１の絶縁
膜例えば第１のＳＩＯ□膜（２）を被着し、その上に第
１の導電体層例えばポリシリコン層（３）を選択的に形
成する。このポリシリコン層（３）の上に第２の絶縁膜
例えば第２の５１０２膜（４）を被着し、この８１０２
膜（４）の上に第２の導体層例えばアルミニウム層（５
）を形成する。このアルミニウム層（５）の上には絶縁
膜例えば５ＩＯ２膜（６）が形成される。
このような構成では第２の導体層例えばアルミニウム層
（４）を被着する際に、電気的接続を確実にする要請か
ら、その被着直前にポリシリコン層（３）を逆スパツタ
エツチングするのである。そしてこの後スノ！ツタ蒸着
を行って上述アルミニウム層（５）を被着する。尚（７
）はドレイン、ソースを４８成する拡散層である。
（４）を被着する際に、電気的接続を確実にする要請か
ら、その被着直前にポリシリコン層（３）を逆スパツタ
エツチングするのである。そしてこの後スノ！ツタ蒸着
を行って上述アルミニウム層（５）を被着する。尚（７
）はドレイン、ソースを４８成する拡散層である。
他方、以上の多層配線構造の素子においても最近ステラ
フ０・アンド・リピート方式で露光を行うことが多くな
ってきた。これは近年デバイスの精細密度化が要求され
、このような場合には露光レンズの収差から周縁部の解
像度が問題となり、中火部と周縁部でデバイスの特性の
バラツキが生じるからである。又ＶＬ８ Ｉ等チップサ
イズが大きなデパ゛イスが多くなってきたことにもよる
。
フ０・アンド・リピート方式で露光を行うことが多くな
ってきた。これは近年デバイスの精細密度化が要求され
、このような場合には露光レンズの収差から周縁部の解
像度が問題となり、中火部と周縁部でデバイスの特性の
バラツキが生じるからである。又ＶＬ８ Ｉ等チップサ
イズが大きなデパ゛イスが多くなってきたことにもよる
。
しかも高解像度化を図る上で１はポジ形のホトレジスト
が有いられ、上述ステップ・アンド・リピート方式の露
光では、第２図に示すウェハ０→のうちチソグα０付近
をはずれた部分、即ち故点で示す１関縁部０カには露光
が行われず、このため周縁部０］）では絶縁膜や導電体
層がそのまま残ってしまう。
が有いられ、上述ステップ・アンド・リピート方式の露
光では、第２図に示すウェハ０→のうちチソグα０付近
をはずれた部分、即ち故点で示す１関縁部０カには露光
が行われず、このため周縁部０］）では絶縁膜や導電体
層がそのまま残ってしまう。
第３図に拡大して示すようにスクライブジイン０→は例
えば１００μ＋１１の幅を有し、このスクシ・イブライ
ンａ＋には後のスクライプ工程の関係で絶縁膜及び導電
膜が形成されていない。このため、周縁部α力に残され
た導電体層はシリコン基体に対してフローティング電極
となってしまう。
えば１００μ＋１１の幅を有し、このスクシ・イブライ
ンａ＋には後のスクライプ工程の関係で絶縁膜及び導電
膜が形成されていない。このため、周縁部α力に残され
た導電体層はシリコン基体に対してフローティング電極
となってしまう。
そして上述のように導電体層の蒸着の前処理として逆ス
バツタエツヂングを行うと強電界が形成され、フローテ
ィング電極領域で異常放電を起こす傾向がある。そして
この異常放電によシフｏ −ティング電極が溶は出しウ
ニノ）全体に再刊着するのである。このような異常放電
は特にウニノ・の周縁部即ち上述ｉ２図に散点で示す周
縁部α］）Ｋ集中して起とシ、前に延べた通シの不良品
の増加や信頼性の低下を招来していたのである。
バツタエツヂングを行うと強電界が形成され、フローテ
ィング電極領域で異常放電を起こす傾向がある。そして
この異常放電によシフｏ −ティング電極が溶は出しウ
ニノ）全体に再刊着するのである。このような異常放電
は特にウニノ・の周縁部即ち上述ｉ２図に散点で示す周
縁部α］）Ｋ集中して起とシ、前に延べた通シの不良品
の増加や信頼性の低下を招来していたのである。
勿論、周縁部αりのフローティング電極は後にマスク合
せ工程やエツチング工程を行うことによシ除去すること
ができる。しかし、このようにすると工程が増えてしま
う。又歩留シも劣化する。
せ工程やエツチング工程を行うことによシ除去すること
ができる。しかし、このようにすると工程が増えてしま
う。又歩留シも劣化する。
発明の目的
この発明は以上のような事情を考慮してなされたもので
あシ、工程を増加させることなく、周縁部の７０−ティ
ングをなくすようにすることを目的としている。
あシ、工程を増加させることなく、周縁部の７０−ティ
ングをなくすようにすることを目的としている。
発明の概要
この発明では、このような目的を達成するために、周縁
部に残された導電体層を半導体基体に直接接続するよう
にしている。このような半導体装置では逆スパツタエツ
チング時に異常放電がなくなり、信頼性や歩留シが向上
する。しかも工程を増加することがない。
部に残された導電体層を半導体基体に直接接続するよう
にしている。このような半導体装置では逆スパツタエツ
チング時に異常放電がなくなり、信頼性や歩留シが向上
する。しかも工程を増加することがない。
実施例
以下、この発明の一実施例について第４図及び第５図を
参照しながら説明しよう。
参照しながら説明しよう。
第４図は本例半導体装置の一部を示し、この図において
、ウェハＱ］）上には複数のチップデバイスＱノが形成
されている。この半導体装置で導体層即ち後に述べるぼ
りシリコン層い十及び第１のアルミニウム層（ハ）を選
択被着（選択的な除去）する際のマスクは一点鎖線で示
す領域をカバ〜するものとする。即ち正方形のチップデ
バイス（イ）を若干はみ出たものとする。そしてポリシ
リコン層（ト）や第するようにしておく。即ちこの領域
に露光が行われないようにする。
、ウェハＱ］）上には複数のチップデバイスＱノが形成
されている。この半導体装置で導体層即ち後に述べるぼ
りシリコン層い十及び第１のアルミニウム層（ハ）を選
択被着（選択的な除去）する際のマスクは一点鎖線で示
す領域をカバ〜するものとする。即ち正方形のチップデ
バイス（イ）を若干はみ出たものとする。そしてポリシ
リコン層（ト）や第するようにしておく。即ちこの領域
に露光が行われないようにする。
第５図は上述第４図の■−■紳に沿う断面を示し、この
図において半導体基体例えばＰ型のシリコン基体い９の
上に第１の絶縁膜（ケ゛−ト絶縁膜）例えば５ＩＯ２膜
（ハ）が被着され、その上に第１の導電体層例えばポリ
シリコン層（ハ）が形成されている。
図において半導体基体例えばＰ型のシリコン基体い９の
上に第１の絶縁膜（ケ゛−ト絶縁膜）例えば５ＩＯ２膜
（ハ）が被着され、その上に第１の導電体層例えばポリ
シリコン層（ハ）が形成されている。
このテリシリコン層（ハ）の上には第２の絶縁層例えば
リンガラス層（ロ）が被着されこのリンガラス層に、）
の上に第２の導電米層例えば第１のアルミニウム層（２
Ｇが選択被着される。そしてこの第１のアルミニウムＪ
＠（ハ）の上に例えば５Ｉ０２膜（ハ）が形成され、こ
の上に図示しない第２のアルミニウム層が形成される。
リンガラス層（ロ）が被着されこのリンガラス層に、）
の上に第２の導電米層例えば第１のアルミニウム層（２
Ｇが選択被着される。そしてこの第１のアルミニウムＪ
＠（ハ）の上に例えば５Ｉ０２膜（ハ）が形成され、こ
の上に図示しない第２のアルミニウム層が形成される。
図から明らかなようにポリシリコン層（ハ）及び第１の
アルミニウム層（ハ）はスクライプライン領域Ｓにおい
て下方にハンギングするようになっており、それぞれシ
リコン基体（ハ）に直接結合されるようになっている。
アルミニウム層（ハ）はスクライプライン領域Ｓにおい
て下方にハンギングするようになっており、それぞれシ
リコン基体（ハ）に直接結合されるようになっている。
このハンギング部を（２３ｎ） 、 （２４ｕ）とする
。
。
尚（ハ）は拡散領域を示す。
このような構成においては、第１のアルミニウム層Ｑ→
及び第２のアルミニウム層（図示路）をスパッタリング
で蒸着する際に、何んら不都合が生じない。即ち第１の
アルミニウム層に）を選択被着する際には、この第１の
アルミニウム層（ハ）を被着する直前でポリシリコン層
（ト）を逆スノヤツタエツチイングする。然しなからポ
リシリコン層（財）はノ・ンギング部（２３ａ）によ＃
）直接シリコン基体いやに接続されているので、フロー
ティング状態でなくなっており、このためこの、１ｑ
ＩＪシリコン層（社）で異常放電が起ることがなく、こ
のためポリシリコン層（財）の再７ｊポジツトという現
象が起らないのである。
及び第２のアルミニウム層（図示路）をスパッタリング
で蒸着する際に、何んら不都合が生じない。即ち第１の
アルミニウム層に）を選択被着する際には、この第１の
アルミニウム層（ハ）を被着する直前でポリシリコン層
（ト）を逆スノヤツタエツチイングする。然しなからポ
リシリコン層（財）はノ・ンギング部（２３ａ）によ＃
）直接シリコン基体いやに接続されているので、フロー
ティング状態でなくなっており、このためこの、１ｑ
ＩＪシリコン層（社）で異常放電が起ることがなく、こ
のためポリシリコン層（財）の再７ｊポジツトという現
象が起らないのである。
同様に第２のアルミニウム層を選択被着する直前に第１
のアルミニウム層（ハ）を逆スノソツタエッチングして
も、ノ・ンギング部（２４ａ）によシ第１のアルミニウ
ム層（ハ）がシリコン基体（ハ）と接続されているので
、同様に第１のアルミニウム層（ハ）が再ヂデ７１？ジ
ットするということが回避される。
のアルミニウム層（ハ）を逆スノソツタエッチングして
も、ノ・ンギング部（２４ａ）によシ第１のアルミニウ
ム層（ハ）がシリコン基体（ハ）と接続されているので
、同様に第１のアルミニウム層（ハ）が再ヂデ７１？ジ
ットするということが回避される。
尚チップデバイス（イ）側の７１ンギング部（２３ａ）
（２４ａ）はチップデバイスｅ４の縁がスクライプダメ
ーノを受けることを防止する。このためスクライブライ
ン側に準位が形成されることがなく、チップデバイス勾
の電気的特性に悪影響を力えることがなくなる。
（２４ａ）はチップデバイスｅ４の縁がスクライプダメ
ーノを受けることを防止する。このためスクライブライ
ン側に準位が形成されることがなく、チップデバイス勾
の電気的特性に悪影響を力えることがなくなる。
以上のよう姉構成された半導体装置は後にスクラブ等の
組み立てプロセスに移行して半導体装置として製造され
ていく。
組み立てプロセスに移行して半導体装置として製造され
ていく。
発明の効果
以上述べたようにこの発明によればウェハ周縁部の導電
１体層を半導体基体に接続するようにしているので電気
的接続を確実に行うために逆スノヤツタエッチングを行
っても異常放電を起すことがなく、このため導電体層の
再デポジットに伴う不良品の増加や信頼性の低下を回避
することができる。
１体層を半導体基体に接続するようにしているので電気
的接続を確実に行うために逆スノヤツタエッチングを行
っても異常放電を起すことがなく、このため導電体層の
再デポジットに伴う不良品の増加や信頼性の低下を回避
することができる。
しかも工程を何んら増加することがない。
第１図は従来例を示す断面図、第２図は同様の平面図、
第３図は同様の拡大平面図、第４図はこの発明の一部を
示す平面図、第５図は第４図のＶ−Ｖｉに沿う断面図で
ある。 Ｑカはウニ・・、翰はチツプデ・々イス、（ロ）はポリ
シリコン層、（ハ）は第１のアルミニウム層、（ハ）は
シリコン基体である。
第３図は同様の拡大平面図、第４図はこの発明の一部を
示す平面図、第５図は第４図のＶ−Ｖｉに沿う断面図で
ある。 Ｑカはウニ・・、翰はチツプデ・々イス、（ロ）はポリ
シリコン層、（ハ）は第１のアルミニウム層、（ハ）は
シリコン基体である。
Claims (1)
- 半導体基板の一主面に絶縁層を介して導電体層の第１の
パターンが所定単位をもって周期的に形成され、且つ上
記半導体基板の周縁部において上記第１の／ぐターンと
異なる第２のノ！ターンの導電体層が形成される半導体
装置において、上記第２のパターンが第、１のパターン
の縁辺近傍において上記半導体基板と電気的圧接続され
るようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134122A JPS5923523A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134122A JPS5923523A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923523A true JPS5923523A (ja) | 1984-02-07 |
Family
ID=15120975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57134122A Pending JPS5923523A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0880509A (ja) * | 1994-09-13 | 1996-03-26 | C K S Chiyuuki:Kk | 二段処理式リングバーカ |
-
1982
- 1982-07-30 JP JP57134122A patent/JPS5923523A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0880509A (ja) * | 1994-09-13 | 1996-03-26 | C K S Chiyuuki:Kk | 二段処理式リングバーカ |
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