JPH02275417A - 表示素子用薄膜トランジスタ - Google Patents
表示素子用薄膜トランジスタInfo
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- JPH02275417A JPH02275417A JP1097949A JP9794989A JPH02275417A JP H02275417 A JPH02275417 A JP H02275417A JP 1097949 A JP1097949 A JP 1097949A JP 9794989 A JP9794989 A JP 9794989A JP H02275417 A JPH02275417 A JP H02275417A
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- Japan
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- display electrode
- insulating film
- gate
- electrode
- thin film
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Links
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- 239000010408 film Substances 0.000 claims abstract description 34
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクスデイスプレィに用いら
れる薄膜トランジスタに関する。
れる薄膜トランジスタに関する。
従来、この種の表示素子用薄膜トランジスタは、第４図
の平面図および第４図のＢ−Ｂ断面図である第５図に示
すように、表示電極４はドレイン７と同一面内に形成さ
れた構造とされていた。
の平面図および第４図のＢ−Ｂ断面図である第５図に示
すように、表示電極４はドレイン７と同一面内に形成さ
れた構造とされていた。
上述した従来の表示素子用薄膜トランジスタは、ドレイ
ンと表示電極が同一面上に形成されるため、いずれかの
パターン欠陥により表示電極は、トレインと電気的に短
絡し、素子欠陥となる欠点がある。この素子欠陥は、デ
イスプレィ表示において表示不良点となる。一般に表示
電極とビレ。インパターンのスペースを広くとれば、こ
のような短絡欠陥は減少するが、デイスプレィにおいて
は画面輝度を大きくするため、表示電極はできる限り広
くとることが望ましく、このことは上述した短絡欠陥を
増大させてしまう。
ンと表示電極が同一面上に形成されるため、いずれかの
パターン欠陥により表示電極は、トレインと電気的に短
絡し、素子欠陥となる欠点がある。この素子欠陥は、デ
イスプレィ表示において表示不良点となる。一般に表示
電極とビレ。インパターンのスペースを広くとれば、こ
のような短絡欠陥は減少するが、デイスプレィにおいて
は画面輝度を大きくするため、表示電極はできる限り広
くとることが望ましく、このことは上述した短絡欠陥を
増大させてしまう。
本発明の表示素子用薄膜トランジスタは、ゲート電極上
に絶縁膜を形成し、その上に表示電極を形成し、その上
にゲート絶縁膜と半導体層を形成した構造を有している
。なお、表示電極と薄膜トランジスタは、ゲート絶縁膜
に設けたスルーホールを介して電気的に接続される。
に絶縁膜を形成し、その上に表示電極を形成し、その上
にゲート絶縁膜と半導体層を形成した構造を有している
。なお、表示電極と薄膜トランジスタは、ゲート絶縁膜
に設けたスルーホールを介して電気的に接続される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の平面図であり、第２図は、
第１図のＡ−Ａ断面図である。
は、本発明の第１の実施例の平面図であり、第２図は、
第１図のＡ−Ａ断面図である。
本実施例の薄膜トランジスタは、表示電極４とゲート２
は５ｉ０２膜３によって分離されており、又、表示電極
４とドレイン７はゲート絶縁膜５である窒化シリコン膜
によって分離された構造を有している。
は５ｉ０２膜３によって分離されており、又、表示電極
４とドレイン７はゲート絶縁膜５である窒化シリコン膜
によって分離された構造を有している。
本実施例の薄膜トランジスタは、以下の工程により形成
される。ガラス基板１上にスパッタによりＣｒを１４０
ｎｍ成膜し、パターン化することによりゲート２を形成
する。その上にスパッタもしくはプラズマＣＶＤにより
ＳｉＯ□膜３を１１００ｎ形成した後、透明導電体であ
るＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉｄｅ）をスパ
ッタにより５０膜ｍ成膜し、ＩＴＯをパターン化するこ
とにより表示電極４を形成する。この後、薄膜トランジ
スタのゲート絶縁膜５としてＳｉＮｘを３００ｎｍプラ
ズマＣＶＤ法によって成膜し、さらにその上にアモルフ
ァスシリコン層（ａ−Ｓｉｌｌ）６を８００ｎｍ形成し
トランジスタ部以外のａ−Ｓｉ層をエツチング除去し、
表示電極上のＳｉＮｘ膜をエツチングしてスルーホール
９を形成する。なお、ａ−Ｓｉ層６は動作層であるＮ−
ａ−３ｉ層３００ｎｍとオーミックコンタクト層である
ｎ”−ａ−３ｉ層５００ｎｍからなる。このａ−３ｉ層
およびＳｉＮｘ膜のエツチングは、通常ＣＦ４もしくは
ＣＦ、に０２を混合したガス系によるドライエツチング
法が用いられる。この後、スパッタ法により、Ｃｒを２
００ｎｍ成膜しパターン化することによりドレイン７及
びソース８を形成する。ソース８は、スルーホール９を
介して表示電極４と電気的に結合される。最後にトレイ
ン７およびソース８間のｎ＋−ａ−Ｓｉをエツチング除
去することにより、薄膜トランジスタが完成する。この
ような構造のため、表示電極とドレインとが電気的に短
絡することが全くない。
される。ガラス基板１上にスパッタによりＣｒを１４０
ｎｍ成膜し、パターン化することによりゲート２を形成
する。その上にスパッタもしくはプラズマＣＶＤにより
ＳｉＯ□膜３を１１００ｎ形成した後、透明導電体であ
るＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉｄｅ）をスパ
ッタにより５０膜ｍ成膜し、ＩＴＯをパターン化するこ
とにより表示電極４を形成する。この後、薄膜トランジ
スタのゲート絶縁膜５としてＳｉＮｘを３００ｎｍプラ
ズマＣＶＤ法によって成膜し、さらにその上にアモルフ
ァスシリコン層（ａ−Ｓｉｌｌ）６を８００ｎｍ形成し
トランジスタ部以外のａ−Ｓｉ層をエツチング除去し、
表示電極上のＳｉＮｘ膜をエツチングしてスルーホール
９を形成する。なお、ａ−Ｓｉ層６は動作層であるＮ−
ａ−３ｉ層３００ｎｍとオーミックコンタクト層である
ｎ”−ａ−３ｉ層５００ｎｍからなる。このａ−３ｉ層
およびＳｉＮｘ膜のエツチングは、通常ＣＦ４もしくは
ＣＦ、に０２を混合したガス系によるドライエツチング
法が用いられる。この後、スパッタ法により、Ｃｒを２
００ｎｍ成膜しパターン化することによりドレイン７及
びソース８を形成する。ソース８は、スルーホール９を
介して表示電極４と電気的に結合される。最後にトレイ
ン７およびソース８間のｎ＋−ａ−Ｓｉをエツチング除
去することにより、薄膜トランジスタが完成する。この
ような構造のため、表示電極とドレインとが電気的に短
絡することが全くない。
第３図は、本発明の第２の実施例の縦断面図である。ゲ
ート２は厚さ３００ｎｍのＴａで形成され、ゲートパタ
ーン形成後、陽極酸化処理を行なうことによりゲート２
の表面に絶縁体であるＴａ２０５膜１０が形成される。
ート２は厚さ３００ｎｍのＴａで形成され、ゲートパタ
ーン形成後、陽極酸化処理を行なうことによりゲート２
の表面に絶縁体であるＴａ２０５膜１０が形成される。
この後、透明導電膜を成膜しパターン欠陥グすることに
より表示電極４を形成し、あとは第１の実施例と同様の
成膜・ＰＲエッチング工程をへることにより薄膜トラン
ジスタが形成される。
より表示電極４を形成し、あとは第１の実施例と同様の
成膜・ＰＲエッチング工程をへることにより薄膜トラン
ジスタが形成される。
以上説明したように本発明は、ゲート電極を形成した後
に絶縁膜を形成し、その後、表示電極を形成し、その後
ゲート絶縁膜を形成し、ドレイン配線メタルにより表示
電極と薄膜トランジスタのソース電極をスルーホール配
線により結合することにより、表示電極は、ゲート及び
トレイン配線と絶縁膜によって分離されるため、各配線
層及び表示電極のパターン欠陥が発生しても表示電極の
短絡不良とはならず、薄膜トランジスタアレイの歩留り
が大幅に向上する効果がある。
に絶縁膜を形成し、その後、表示電極を形成し、その後
ゲート絶縁膜を形成し、ドレイン配線メタルにより表示
電極と薄膜トランジスタのソース電極をスルーホール配
線により結合することにより、表示電極は、ゲート及び
トレイン配線と絶縁膜によって分離されるため、各配線
層及び表示電極のパターン欠陥が発生しても表示電極の
短絡不良とはならず、薄膜トランジスタアレイの歩留り
が大幅に向上する効果がある。
第１図は、本発明の第１の実施例の平面図、第２図は、
第１図のＡ−Ａ断面図、第３図は、本発明の第２の実施
例の縦断面図、第４図は、従来の薄膜トランジスタの平
面図、第５図は、第４図のＢ−Ｂ断面図である。 １・・・ガラス基板、２・・・ゲート、３・・・ＳｉＣ
２膜、４・・・表示電極、５・・・ゲート絶縁膜、６・
・・アモルファスシリコン層、７・・・ドレイン、８・
・・ソース、９・・・スルーホール、１０・・・Ｔａ２
０５膜。
第１図のＡ−Ａ断面図、第３図は、本発明の第２の実施
例の縦断面図、第４図は、従来の薄膜トランジスタの平
面図、第５図は、第４図のＢ−Ｂ断面図である。 １・・・ガラス基板、２・・・ゲート、３・・・ＳｉＣ
２膜、４・・・表示電極、５・・・ゲート絶縁膜、６・
・・アモルファスシリコン層、７・・・ドレイン、８・
・・ソース、９・・・スルーホール、１０・・・Ｔａ２
０５膜。
Claims (1)
- 【特許請求の範囲】 １、逆スタガード構造を有する表示素子用薄膜トランジ
スタにおいて、ゲート電極の上に絶縁膜を成膜し、その
上に表示電極を形成し、その上にゲート絶縁膜、半導体
層を形成することを特徴とする表示素子用薄膜トランジ
スタ。 ２、表示電極と薄膜トランジスタは、ゲート絶縁膜に設
けられたスルーホールを介して電気的に結合される請求
項１記載の表示素子用薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097949A JPH02275417A (ja) | 1989-04-17 | 1989-04-17 | 表示素子用薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097949A JPH02275417A (ja) | 1989-04-17 | 1989-04-17 | 表示素子用薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275417A true JPH02275417A (ja) | 1990-11-09 |
Family
ID=14205922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097949A Pending JPH02275417A (ja) | 1989-04-17 | 1989-04-17 | 表示素子用薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850308A (ja) * | 1994-06-03 | 1996-02-20 | Furontetsuku:Kk | 電気光学素子の製造方法 |
| JP2010204656A (ja) * | 2009-02-27 | 2010-09-16 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145582A (ja) * | 1984-12-20 | 1986-07-03 | キヤノン株式会社 | 表示装置 |
| JPS62119525A (ja) * | 1985-11-20 | 1987-05-30 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
-
1989
- 1989-04-17 JP JP1097949A patent/JPH02275417A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145582A (ja) * | 1984-12-20 | 1986-07-03 | キヤノン株式会社 | 表示装置 |
| JPS62119525A (ja) * | 1985-11-20 | 1987-05-30 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850308A (ja) * | 1994-06-03 | 1996-02-20 | Furontetsuku:Kk | 電気光学素子の製造方法 |
| JP2010204656A (ja) * | 2009-02-27 | 2010-09-16 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 |
| US8917365B2 (en) | 2009-02-27 | 2014-12-23 | Beijing Boe Optoelectronics Technology Co., Ltd. | Method of manufacturing TFT-LCD array substrate |
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