JPS5923626A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 高速駆動することができるノーマリ・オン型ＧａＡｓ−
ＭＥＳ−ＦＥＴ　　論理回路に関するものである。

〔従来技術〕

例えば、超高周波通信用ディジタルＩＣは超高速動作が
要求される几め、シリコンゲート電界効果トランジスタ
（以下５ｉＦＥ’ｉ’）からＱ　ａＡｓＦ　Ｅ　Ｔに置
き替えられている。きらに、反転チャネルを利用する＆
Ｉ　ＯＳに代って短チヤネル効果の少ないショットキー
ゲートを利用するＮ’ｌ　Ｅ　Ｓ　Ｆ　Ｉ＝：　ｉ’（
Ｍｅｔａｌ　　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　　Ｆ　Ｅ
　Ｔ　）が用いられ、それとともに基板バイアスを印加
しないノーマリ９オン型化が使用されてきた。

従来のノーマリ・オン型ＧａＡＳＭＥＳＦＥＴ論理回路
としては、第１図、第２図および第３図に示すような論
理回路が提案されている。第１図の回路はｌ’Ｅｄｅｎ
他”　ｐｌａｎａｒ　　ＧａＡｓ　　ＩＣ’ｌ’ｅｃｂ
ｎ０１ｏｇｙ　：　Ａｐｐｌｉｃａｔｉｏｎ　　ｆｏｒ
　　ｄｉｇｉｔａｌＬＳＩ　１９７９　　ＩＥＥＥ　　
Ｊ、　Ｓｏｌ＋ｄ−８ｔａｔｅＣｉｒｃｔｌｉｔｓ、５
Ｃ−１３４ｐｐ４１９−４２６　　（Ａｕｇ。

１９７８）Ｊに、また第２図の回路は、［■ａｎＪｕｙ
ｌ他”　ｉ−１−１ｉ　−５ｐｅｅｄ　ｉｎｔｅｇｒａ
ｔｅｄｌｏｇｉｃ　　　ｗｉ　ｔｈ　　　（）ａＡｓ　
　　ＭＥＳ　　　Ｉ’ｌ！：’ｌ’　Ｓ”　ＴＥＥＥＪ
、　５ｏｌｉｄ　　５ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ、
　５Ｃ−９，１０ｐｐ２６９−２７（３（Ｏｃｔ、１９
７４’）Ｊに、捷た第３図の回路は、高田透他パ高速Ｇ
ａＡｓ　　ＭＥＳＦＥＴ論理回路”昭和５６年度電子通
信学会半導体・材料部門全国大会講演論文集、講演１２
２゜ｐＰ、１２３Ｊにそれぞれ掲載きれている。

第１図〜第３図の回路は、いずれもノーマリ・オン型論
理回路であるため、ダイオード（ＤＩ等）によるレベル
・シフト部を備えている。

第１図は、入カタ゛イメードＤＩ、Ｄ２、レベル・シフ
ト部Ｄ３、定電流回路Ｃ８１、スイッチング用Ｍ　Ｅ　
８　１”　Ｅ　Ｔから構成される論理回路であシ、入力
、出力レベルとして例えばＯＶと５■を用いる場合に、
スイッチング用ＩＥ’　Ｅ　Ｔ（ｎチャネル）のゲート
の動作閾値電圧は一２Ｖと３ｖとなるため、レベル舎シ
フト部Ｄ３にょシｏｖ→−２Ｖ、５Ｖ→３ｖのレベル・
シフトヲ行う。

いま、入力１．２ともにハイレベルの５Ｖのとき、ＦＥ
’ｌ’のゲートには３Ｖが印加されるのでＦ”　Ｅ　Ｔ
はオンして出力３にはローレベルｏＶが現われる。次に
、入力１．２の一方のみがローレベル０■となると、Ｐ
　Ｅ　’１’のゲートには一２Ｖが印加されるので、Ｆ
Ｂ’Ｊ’ｌ−ｔカット・オフして出力３にハイレベル５
ｖが現われる。これにより、オ丁回路、ノア回路が実現
できる。

第２図は）人力Ｆ　Ｆ、　’１’　（ＩＩチャネル）と
ノくソファＦＥＴ（’Ｉ’ｌ）、レベル・シフト部Ｄ１
．Ｄ２、定電流回路Ｃ８Ｉから構成される論理回路であ
り、入力、出力レベル一二シて例えば−２Ｖと３Ｖを用
いる場合に、バッファＦＥ’ｌ’（Ｔｌ：ｎチャネル）
のソース側の電位変化は５ＶとＯｖとなるので、レベル
ｅシフト部ＤＩ、Ｄ２によりＯＶ→−２Ｖ。

５Ｖ→３■にレベル・シフトを行う。

いま、入力１．２ともにハイレベルの３■のとき、両方
の人力１”　Ｅ　Ｔがオンするので、バッファＦＥｉ’
（ＴＩ）のソース側には５ｖが現われ、この電圧がレベ
ル・シフト部Ｄｉ、１）２により３Ｖにレベル・シフト
されて出力３［まハイレベル３■が現われる。次に、入
力１．２の一方のみがローレベル−２Ｖのときには、一
方の入力Ｆ　Ｅ　Ｔのみがオンするため、バッファドＥ
’ｌ”（’ｌ’ｌ）のソース側にはＯｖが現われるが、
この電圧がレベル・シフ）ＩＤＩ、Ｄ２によ５−２Ｖに
レベル−シフトされて出力にはローレベルの一２ｖが現
われる。

これにより、オア回路、ノア回路か実現できる。

第３図は、ＥＣＬ回路の動作を行うもので、入力１，１
′に相反するレベル（例えば３Ｖ、−２Ｖ）が印加され
る２つの入力ＦＥＴと、２つのバッファＦＥＴ　（Ｔ１
．ＴＩ’　）と、レベル・シフト部（Ｄｉ、Ｄ２．ＤＩ
’　、Ｄ２’　）と、定電流回路（Ｃ８ｌ、Ｃ８ｌ’　
、Ｃ８２）とから構成される。いま、入力１に３Ｖ、入
力１′に一２Ｖが印加されると、前者のＩ”　Ｅ　’Ｉ
”のみがオンし、バッファ（ＴＩ）のソース側にＯＶが
現われるが、レベル・シフト部Ｄｉ、Ｄ３によシＯＶ→
−２■にレベル・シフトされるので、出力３にはローレ
ベルの一２ｖが現われる。

以上３種類の回路のうち、第１図の回路よシ第２図、第
３図の回路の方が、ソースフォロヮＦＥＴ（Ｔ１）によ
り次段を駆動しているため、駆動能力が高く、高速動作
が可能である。

しかし、第２図、第３図の回路では、シフトレベル部の
内部抵抗が駆動Ｆ　Ｅ　Ｔ　（ｉ’　１　）ど出力端子
３の間に挿入されるため、出力インピーダンスが高くな
り、駆動能力が低下するという欠点がある。

（発明の目的〕 本発明の目的は、このような従来の欠点を除去し、ノー
マリ・オン型ＦＥＴにおけるシフトレベル部の内部抵抗
の影響を除くことにより、駆動能力を低下させず、高速
動作が可能な論理回路を提供することにある。

本発明の論Ｊ４１ｊ回路は、ノーマリ・オン型（Ｊ、Ｉ
ＡｓＭＥＳ　ＦＥＴ論理回路において、出力バッファ部
を有する第１の論理回路と、該第１の論理回路に接続さ
れ、入力に少なくとも１つのレベル・シフト部を有する
第２の論理回路を設けることに特徴を有する。

［発明の実施例〕 第４図（ａバｂ）は、本発明の原理を示す従来との比絞
量である。

第２図と第３図に示す従来の論理回路において、出力回
路の等価回路は、第４図（ａ）に示すように、出力端子
３とアース間に配線等の負荷容量ＣＩ、　１が挿入され
ている。

一般に、配線等の負荷容量を駆動するためには、出力イ
ンピーダンスが低いほど、駆動しやすく、かつ高速動作
が可能で；らる。しかし、第４図（ａ）に示す従来の出
力回路では、出力インピーダンスは、バッファＦＥＴ（
Ｔ１）の出力インピーダンスと、レベル・シフト部ＤＩ
、Ｄ２の内部抵抗の和となっているため、後者の分だけ
出力インピーダンスが高く、駆動能力が低下している。

そこで、本発明では、第４図（ｂ）に示すように、レベ
ル・シフト部ＤＩ、Ｄ２を次段の回路に移すことにより
出力インピーダンスの低下を図っている。つまυ、レベ
ル争シフ　）　ｍ　Ｉ）　１　、　Ｄ　２　トバソファ
ＦＥ’ｌ’（’１’２）を分離することによυ、駆動能
力の改善を図るのである。第４図（ｂ）に示すように、
前段論理回路の出力回路のレベル・シフト部ＤＩ、Ｄ２
を取り外シフ、次段論理回路の入力回路にこのレベル・
シフト部ＤＩ、Ｉ）２を設けると、配線等の負荷容量Ｃ
Ｌ　１４ノ・ソファＦＥＴ　（Ｔ２）が直接駆動できる
ｆｒ、め、！ＪｆＫ動能力動入力くなり、高速動作が可
能となる。したがって、このときにダイオード１）　ｉ
　、　Ｄ　２からなるレベル・シフＩ・回路の内部抵抗
が影響するのは、次段の入力容゛帆のみとなる。

例えば、論理レベル３ｖと一２ｖの場合に、第４図（ｂ
）の前段の出力にはｊＥシい論理レベルが現われず、バ
ッフ７　Ｆ　Ｅ’、Ｉ’　（’Ｉ’　１　）　ルヘル（
５ＶとＯｖ）が功、われでし甘うが、こｔｌは次段の入
力でレベル・シフトされて、３Ｖと一２Ｖになって伝達
されるため、動作上に何ら差し支えは生じない。

このように、本発明は、論理回ｈ１１つの出力にバッフ
ァ部を設け、それに接続される論理回路の入力にレベル
・シフト部を設けることを砦旨とするものであって、そ
の特殊の場合として、１つの論理回路の入力にレベル・
シフト部をイイし、その出力にバッファ部を有してもよ
い。したがって、本発明では、出力バッファ部の回路構
成やレベル・シフト部の回路構成には、何ら重要性はな
いので、どのような回路であっても差し支えない。

第５図は、本発明の実施例を示す論理回路の構成図であ
る。

第５図は、第２図に示す従来のＧａＡＳ　ＭＥＳＦＥＴ
論理回路に、本発明を適用したものであって、入力にレ
ベル・シフト部（ＤＩ、Ｄ２．ＤＩ’　。

Ｄ２′）と定電流源（Ｃ８Ｉ、Ｃ８１’　）を設け、出
力にはバッファＩｉ’ＥＴ（’ｌ’ｌ）と定電流源Ｃ８
３のみを設ける。

入力１，２には例えば５ＶとＯＶで与えられるか、レベ
ル・シフト部ＤＩ、Ｄ２でこれを３Ｖと一２Ｖにレベル
・シフトするので、入力ＦＥＴがオン場オフし、バッフ
ァＦＥＴ（ＴＩ）のゲートに閾値電圧を超えるレベル電
位を印加してバッファＦＥＴ　（Ｔｌ　’）を駆動する
ことができる。出力３には論理レベル３■と一２ｖでな
く、５■とＯＶのレベルが現われるが、次段の入力で論
理レベルにシフトされることになる。

第６図は、本発明の他の実施例を示す論理回路の構成図
である。

第６図は、第３図に示す従来の論理回路に本発明を適用
したものである。

レベル・シフト部ＤＩ、Ｄ２，１）ビ、Ｄ２′および定
電流源Ｃ８１，Ｃ８ｌ’は入力に直列に挿入され、出力
バッファ部（ＴＩ、ｉ’ｌ’　）、定電流源Ｃ８３，Ｃ
８３’のみが出力に挿入さノ’している。つまシ、従来
の回路では出力部に挿入されていたレベル・シフト部を
取り外し、これを人力部に挿入するのである。

ＥＣＬ回路と同じように、入力ｌと１′は相反するレベ
ルが入力するか、あるいはいずれか一方に常時ハイレベ
ルが入力するようにし、他方の入力を監視する方法を用
いる。

例えば、論理レベルが３■と一２Ｖの場合、入力１．１
′には前段の出カッくソファｌ”　１！；’Ｉ”のソー
ス側電圧レベルが入力するので、このレベルをレベルシ
フト部ＤＩ、Ｄ２寸たはＤＶ、１）２’で論理レベル３
ｖと一２■にシフトスル。

例えば、ゲート長１μＩｎ、閾値電圧−ＩＶのプレーナ
Ｆ　ＥＴを用い、消費電力５ｍＷ１回路の専有面積１０
，０００μｍ！　という条件で、負荷容量１ｐＦを１駆
動したとき、第３図の従来の論理回路では、その遅延時
間が０，９ナノ秒であるのに対し、第６図の論Ｍ１ｊ回
路では０．６ナノ秒であって、３３％も高速動作となる
。

第７図は、本発明の他の実施例を示すレベル・シフト部
の比較構成図である。

第７図（ａ）は通常のレベル・シフト部の構成でおるが
、本発明では、このレベル書シフト部を入力部に挿入す
るため、第７図（ｂ）に示・丈ように、入力容量に比べ
て十分大きな容量Ｃｃを並列に挿入すれば、レベル・シ
フト部の内部抵抗の影響を減少させることができる。こ
の方法は、入力容量が小さいため、容量Ｃｃがあまシ大
きくなることがなく、簡単に実施可能であって、きわめ
てイ１効でちる。

〔発明の効果〕

以上説明したように、本発明によれば、入力にレベル・
シフト部を、出力にバッファ部を設けたので、レベル・
シフ１部とバッファ部が分離さｒして、出力インピータ
ンスが低減され、駆動能力が大きくなり、高速動作がｉ
」能となる。

【図面の簡単な説明】

第１図、第２図および第３図Ｖよいずれも向来のノーマ
リｅ−Ａン型ＣＪ　ａＡｓ　ＭＥＳ　Ｆ　Ｅ’ｌ’論理
回路の構成図、第４図は本発明の原理を示す従来との比
較図、第５図は本発明の実施例を示す論理回路の構成図
、第６図は本発明の曲の実施例を示す論理回路の構成図
、第７図ｔよ本発明の他の実施（クリを示すレベル・シ
フト部の比較構成図である。 Ｃ８ｌ、Ｃ８２，Ｃ８３，Ｃ８Ｉ’　、ＣＳ３’・・・
定電流源、Ｔ１．’Ｉ’２．ｉ’ｌ’・・・バッファド
月りＴｌＤｉ、Ｔ）２．Ｄ３．ＩＪＩ’　、Ｄ２’・・
・レベル・シフト部、ＣＬ工・・・負荷ｕ　１ｆｆｉ：
　ｓ　Ｃ’　ｃ　・”−１に列付加容址。 代理人　弁理士　Ｎ、［］１利幸 Ｚ　４　図 （０−）（ｂン ■５図 ２ 烹７　図 （′ｉ″２　　　　　　　　　　　　　　　　　　　（
ｂ］−１３３＝

Claims (1)

1. 【特許請求の範囲】 １、　ノーマリ−オン型ＧａＡｓＭＥＳＦＥＴ　　論理
   回路において、出力バッファ部を有する第１の論理回路
   と、該第１の論理回路に接続され、入力に少なくとも１
   つのレベル・シフト部を有する第２の論理回路を設ける
   ことを特徴とする論理回路。 ２、前記第１あるいは第２の論理回路は、入力に少なく
   とも１つのレベル・シフト部と、出力にバッファ部を、
   両方とも設けることを特徴とする特許請求の範囲第１項
   記載の論理回路。