JPH0774620A - バツフア回路 - Google Patents
バツフア回路Info
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- JPH0774620A JPH0774620A JP5238848A JP23884893A JPH0774620A JP H0774620 A JPH0774620 A JP H0774620A JP 5238848 A JP5238848 A JP 5238848A JP 23884893 A JP23884893 A JP 23884893A JP H0774620 A JPH0774620 A JP H0774620A
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Abstract
(57)【要約】
【目的】本発明は、バツフア回路において、従来に比し
て一段と消費電力を低減する。 【構成】プツシユプル動作する第１及び第２の出力段１
１及び１２を互いに並列接続すると共に、第１及び第２
の入力信号Ａ及びＩＡをたすき掛けの関係で第１及び第
２の出力段１１及び１２に与えて駆動する。このとき第
１及び第２の出力段１１及び１２からは互いに逆位相の
関係でなる第１及び第２の出力信号Ｑ及びＩＱが出力さ
れるが、第１及び第２の出力段１１及び１２に駆動電流
が流れるのはスイツチング動作時だけであり、従来に比
して一段と消費電力は低減する。
て一段と消費電力を低減する。 【構成】プツシユプル動作する第１及び第２の出力段１
１及び１２を互いに並列接続すると共に、第１及び第２
の入力信号Ａ及びＩＡをたすき掛けの関係で第１及び第
２の出力段１１及び１２に与えて駆動する。このとき第
１及び第２の出力段１１及び１２からは互いに逆位相の
関係でなる第１及び第２の出力信号Ｑ及びＩＱが出力さ
れるが、第１及び第２の出力段１１及び１２に駆動電流
が流れるのはスイツチング動作時だけであり、従来に比
して一段と消費電力は低減する。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１０） 発明が解決しようとする課題（図１１） 課題を解決するための手段（図１） 作用（図７） 実施例（図１〜図９） （１）基本構成（図１及び図２） （２）第１の実施例（図３〜図７） （３）他の実施例（図８及び図９） 発明の効果
【０００２】
【産業上の利用分野】本発明はバツフア回路に関し、特
に高速動作素子により形成された集積回路に適用して好
適なものである。
に高速動作素子により形成された集積回路に適用して好
適なものである。
【０００３】
【従来の技術】今日、このような高速動作素子としてガ
リウム砒素を半導体材料とする接合型の電解効果トラン
ジスタ（以下ＦＥＴという）が注目されており、このＦ
ＥＴ素子を用いた集積回路にＤＣＦＬ（Direct Coupled
FET Logic）回路がある。このＤＣＦＬ回路は負荷とＦ
ＥＴとの直結形論理回路であり、この種の回路は図１０
に示すにように形成されている。ここでインバータ回路
１は正極電源端子Ｖddおよび負極電源端子Ｖss間に負荷
２とｎ型の接合型ＦＥＴ３とを直列接続してなり、入力
データＤinを反転した出力データＤout を負荷２と接合
型ＦＥＴ３の接続中点より出力するようになされてい
る。
リウム砒素を半導体材料とする接合型の電解効果トラン
ジスタ（以下ＦＥＴという）が注目されており、このＦ
ＥＴ素子を用いた集積回路にＤＣＦＬ（Direct Coupled
FET Logic）回路がある。このＤＣＦＬ回路は負荷とＦ
ＥＴとの直結形論理回路であり、この種の回路は図１０
に示すにように形成されている。ここでインバータ回路
１は正極電源端子Ｖddおよび負極電源端子Ｖss間に負荷
２とｎ型の接合型ＦＥＴ３とを直列接続してなり、入力
データＤinを反転した出力データＤout を負荷２と接合
型ＦＥＴ３の接続中点より出力するようになされてい
る。
【０００４】
【発明が解決しようとする課題】このインバータ回路１
は高速かつ低消費電力のため集積化に適する反面、負荷
駆動能力が低いため、配線長が長くなつて配線容量がＣ
L が増える場合には適していない。そこで駆動能力を稼
ぐためゲート幅Ｗg を大きくすることが考えられるがゲ
ート幅Ｗg に比例して消費電力が増加する問題があつ
た。
は高速かつ低消費電力のため集積化に適する反面、負荷
駆動能力が低いため、配線長が長くなつて配線容量がＣ
L が増える場合には適していない。そこで駆動能力を稼
ぐためゲート幅Ｗg を大きくすることが考えられるがゲ
ート幅Ｗg に比例して消費電力が増加する問題があつ
た。
【０００５】このため図１１に示すように、インバータ
回路１の後段にプツシユプルバツフア段を付加して電流
駆動能力を高めたスーパーバツフア回路５が用いられて
いる。このスーパーバツフア回路５は正極電源端子Ｖdd
および負極電源端子Ｖss間に直列接続された２つのエン
ハンスメント型ＦＥＴ６及び７を互いに逆相の信号によ
つてプツシユプル駆動するものである。
回路１の後段にプツシユプルバツフア段を付加して電流
駆動能力を高めたスーパーバツフア回路５が用いられて
いる。このスーパーバツフア回路５は正極電源端子Ｖdd
および負極電源端子Ｖss間に直列接続された２つのエン
ハンスメント型ＦＥＴ６及び７を互いに逆相の信号によ
つてプツシユプル駆動するものである。
【０００６】これらＦＥＴ６及び７によつて形成される
プツシユプルバツフア段にはスイツチング時にしか電流
が流れないため、スーパーバツフア回路５はインバータ
回路１に比して低消費電力でありながら同等の負荷駆動
能力を実現することができる。しかしこの場合にもプツ
シユプルバツフア段の駆動能力を一段と向上させるため
には前段のインバータ回路１の部分で消費される電力が
増加する欠点がある。
プツシユプルバツフア段にはスイツチング時にしか電流
が流れないため、スーパーバツフア回路５はインバータ
回路１に比して低消費電力でありながら同等の負荷駆動
能力を実現することができる。しかしこの場合にもプツ
シユプルバツフア段の駆動能力を一段と向上させるため
には前段のインバータ回路１の部分で消費される電力が
増加する欠点がある。
【０００７】本発明は以上の点を考慮してなされたもの
で、従来に比して消費電力が一段と少ないバツフア回路
を提案しようとするものである。
で、従来に比して消費電力が一段と少ないバツフア回路
を提案しようとするものである。
【０００８】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、同型のチヤネルを有する第１及び
第２の電解効果トランジスタ１３及び１４が第１及び第
２の電源間（Ｖdd及びＶss間）に直列接続されてなる第
１の出力段１１と、第１及び第２の電解効果トランジス
タ１３及び１４と同型のチヤネルを有する第３及び第４
の電解効果トランジスタ１５及び１６が第１及び第２の
電源間（Ｖdd及びＶss間）に直列接続されてなり、第１
の出力段１１に対して並列接続された第２の出力段１２
とを設け、第１及び第２の出力段１１及び１２は、第１
及び第４の電解効果トランジスタ１３及び１６に第１の
入力信号Ａをそれぞれ入力すると共に、第２及び第３の
電解効果トランジスタ１４及び１５に第１の入力信号Ａ
に対して逆位相でなる第２の入力信号ＩＡをそれぞれ入
力し、第１及び第２の電解効果トランジスタ１３及び１
４の接続中点と第３及び第４の電解効果トランジスタ１
５及び１６の接続中点とからそれぞれ互いに逆位相の出
力信号Ｑ及びＩＱを出力する。
め本発明においては、同型のチヤネルを有する第１及び
第２の電解効果トランジスタ１３及び１４が第１及び第
２の電源間（Ｖdd及びＶss間）に直列接続されてなる第
１の出力段１１と、第１及び第２の電解効果トランジス
タ１３及び１４と同型のチヤネルを有する第３及び第４
の電解効果トランジスタ１５及び１６が第１及び第２の
電源間（Ｖdd及びＶss間）に直列接続されてなり、第１
の出力段１１に対して並列接続された第２の出力段１２
とを設け、第１及び第２の出力段１１及び１２は、第１
及び第４の電解効果トランジスタ１３及び１６に第１の
入力信号Ａをそれぞれ入力すると共に、第２及び第３の
電解効果トランジスタ１４及び１５に第１の入力信号Ａ
に対して逆位相でなる第２の入力信号ＩＡをそれぞれ入
力し、第１及び第２の電解効果トランジスタ１３及び１
４の接続中点と第３及び第４の電解効果トランジスタ１
５及び１６の接続中点とからそれぞれ互いに逆位相の出
力信号Ｑ及びＩＱを出力する。
【０００９】
【作用】プツシユプル動作する第１及び第２の出力段１
１及び１２を互いに並列接続すると共に、第１及び第２
の入力信号Ａ及びＩＡをたすき掛けの関係となるように
第１及び第２の出力段１１及び１２に与えて駆動する。
このとき第１及び第２の出力段１１及び１２からは互い
に逆位相の関係でなる第１及び第２の出力信号Ｑ及びＩ
Ｑが出力されるが、第１及び第２の出力段１１及び１２
に駆動電流が流れるのはスイツチング動作時だけであ
り、従来に比して一段と低消費電力で動作するバツフア
回路を実現することができる。
１及び１２を互いに並列接続すると共に、第１及び第２
の入力信号Ａ及びＩＡをたすき掛けの関係となるように
第１及び第２の出力段１１及び１２に与えて駆動する。
このとき第１及び第２の出力段１１及び１２からは互い
に逆位相の関係でなる第１及び第２の出力信号Ｑ及びＩ
Ｑが出力されるが、第１及び第２の出力段１１及び１２
に駆動電流が流れるのはスイツチング動作時だけであ
り、従来に比して一段と低消費電力で動作するバツフア
回路を実現することができる。
【００１０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１１】（１）基本構成 図１において、１０は全体としてＤＣＦＬ回路に使用さ
れるバツフア回路を示し、２段のプツシユプルバツフア
段１１及び１２を正極電源端子Ｖdd及び負極電源端子Ｖ
ss間に並列接続することにより形成されている。各プツ
シユプルバツフア段１１及び１２はそれぞれガリウム砒
素を用いたｎ型の接合型ＦＥＴ１３、１４及び１５、１
６の直列接続によつて形成されている。
れるバツフア回路を示し、２段のプツシユプルバツフア
段１１及び１２を正極電源端子Ｖdd及び負極電源端子Ｖ
ss間に並列接続することにより形成されている。各プツ
シユプルバツフア段１１及び１２はそれぞれガリウム砒
素を用いたｎ型の接合型ＦＥＴ１３、１４及び１５、１
６の直列接続によつて形成されている。
【００１２】これら２段のプツシユプルバツフア段１１
及び１２には入力Ａ及びＩＡがたすき掛けに与えられて
おり、各プツシユプルバツフア段１１及び１２より互い
に逆相の出力Ｑ及びＩＱが出力されるようになされてい
る。
及び１２には入力Ａ及びＩＡがたすき掛けに与えられて
おり、各プツシユプルバツフア段１１及び１２より互い
に逆相の出力Ｑ及びＩＱが出力されるようになされてい
る。
【００１３】すなわち入力Ａはプツシユプルバツフア段
１１を構成するＦＥＴのうち正極電源端子Ｖdd側の接合
型ＦＥＴ１３に与えられると共に、プツシユプルバツフ
ア段１１を構成するＦＥＴのうち負極電源端子Ｖss側の
接合型ＦＥＴ１６に与えられるようになされている。
１１を構成するＦＥＴのうち正極電源端子Ｖdd側の接合
型ＦＥＴ１３に与えられると共に、プツシユプルバツフ
ア段１１を構成するＦＥＴのうち負極電源端子Ｖss側の
接合型ＦＥＴ１６に与えられるようになされている。
【００１４】また他方の入力ＩＡはプツシユプルバツフ
ア段１１を構成するＦＥＴのうち負極電源端子Ｖss側の
接合型ＦＥＴ１４に与えられると共に、プツシユプルバ
ツフア段１２を構成するＦＥＴのうち正極電源端子Ｖdd
側の接合型ＦＥＴ１５に与えられるようになされてい
る。
ア段１１を構成するＦＥＴのうち負極電源端子Ｖss側の
接合型ＦＥＴ１４に与えられると共に、プツシユプルバ
ツフア段１２を構成するＦＥＴのうち正極電源端子Ｖdd
側の接合型ＦＥＴ１５に与えられるようになされてい
る。
【００１５】以上の構成において、各プツシユプルバツ
フア段１１及び１２の動作原理をプツシユプルバツフア
段１１を例にとつて説明する。因に図２において、プツ
シユプルバツフア段１１の出力端に接続される容量は配
線容量ＣL である。
フア段１１及び１２の動作原理をプツシユプルバツフア
段１１を例にとつて説明する。因に図２において、プツ
シユプルバツフア段１１の出力端に接続される容量は配
線容量ＣL である。
【００１６】まず接合型ＦＥＴ１３のゲート・ソース間
にしきい値電圧以上の入力Ａが与えられると、ＦＥＴ１
３がオン動作し、ドレイン・ソース間に電流が流れる。
この電流は配線容量ＣL が充電されるまで一時的に流
れ、配線容量ＣL の充電により出力Ｑの電圧は上昇す
る。これによりデイジタル出力Ｑは論理「Ｈ」となる。
にしきい値電圧以上の入力Ａが与えられると、ＦＥＴ１
３がオン動作し、ドレイン・ソース間に電流が流れる。
この電流は配線容量ＣL が充電されるまで一時的に流
れ、配線容量ＣL の充電により出力Ｑの電圧は上昇す
る。これによりデイジタル出力Ｑは論理「Ｈ」となる。
【００１７】一方、他方の接合型ＦＥＴ１４のゲート・
ソース間にしきい値電圧以上の入力ＩＡが与えられる
と、同様にＦＥＴ１４がオン動作し、ドレイン・ソース
間に電流が流れる。この電流は充電されている配線容量
ＣL の電荷が放電されるまで一時的に流れ、配線容量Ｃ
L の放電により出力Ｑの電圧は下降する。これにより出
力Ｑは論理「Ｌ」となる。
ソース間にしきい値電圧以上の入力ＩＡが与えられる
と、同様にＦＥＴ１４がオン動作し、ドレイン・ソース
間に電流が流れる。この電流は充電されている配線容量
ＣL の電荷が放電されるまで一時的に流れ、配線容量Ｃ
L の放電により出力Ｑの電圧は下降する。これにより出
力Ｑは論理「Ｌ」となる。
【００１８】このようにプツシユプルバツフア段１１に
は入力Ａ及びＩＡのスイツチング時にのみ電流が流れる
のみであり、消費電力はごく小さくて済む。また他方の
プツシユプルバツフア段１２についても同様である。以
上の構成によれば、プツシユプルバツフア段１１及び１
２を並列に接続し、かつ入力Ａ及びＩＡをたすき掛けで
与えることにより従来に比して一段と消費電力の小さい
バツフア回路１０を実現することができる。
は入力Ａ及びＩＡのスイツチング時にのみ電流が流れる
のみであり、消費電力はごく小さくて済む。また他方の
プツシユプルバツフア段１２についても同様である。以
上の構成によれば、プツシユプルバツフア段１１及び１
２を並列に接続し、かつ入力Ａ及びＩＡをたすき掛けで
与えることにより従来に比して一段と消費電力の小さい
バツフア回路１０を実現することができる。
【００１９】（２）第１の実施例 ここではバツフア回路１０をＤ−フリツプフロツプ回路
１７の出力端に接続した例を図３に示す。ここでＤ−フ
リツプフロツプ回路１７は図４に示すように、６個のノ
ア回路ＮＯＲ１〜ＮＯＲ６によつて構成され、クロツク
パルスＣＫの論理振幅が変化するタイミングでデータＤ
を取り込み、データＤと同相の論理出力Ｑ及びデータＤ
と逆相の論理出力ＩＱを出力する。
１７の出力端に接続した例を図３に示す。ここでＤ−フ
リツプフロツプ回路１７は図４に示すように、６個のノ
ア回路ＮＯＲ１〜ＮＯＲ６によつて構成され、クロツク
パルスＣＫの論理振幅が変化するタイミングでデータＤ
を取り込み、データＤと同相の論理出力Ｑ及びデータＤ
と逆相の論理出力ＩＱを出力する。
【００２０】このバツフア回路１０は、図３からも分か
るように、４個のＦＥＴによつて構成できる。これに対
し、従来使用されていたインバータ回路１やスーパーバ
ツフア回路５をＤ−フリツプフロツプ回路１７の出力Ｑ
及びＩＱに接続すると、図５及び図６に示すようにな
る。
るように、４個のＦＥＴによつて構成できる。これに対
し、従来使用されていたインバータ回路１やスーパーバ
ツフア回路５をＤ−フリツプフロツプ回路１７の出力Ｑ
及びＩＱに接続すると、図５及び図６に示すようにな
る。
【００２１】特に高い負荷駆動能力が要求される際に
は、一般に使用されているスーパーバツフア回路５が６
個のＦＥＴと２個の抵抗を要するのに対し、バツフア回
路１０の場合には４個のＦＥＴだけで回路を構成できる
ため回路面積の縮小化を実現することができる。
は、一般に使用されているスーパーバツフア回路５が６
個のＦＥＴと２個の抵抗を要するのに対し、バツフア回
路１０の場合には４個のＦＥＴだけで回路を構成できる
ため回路面積の縮小化を実現することができる。
【００２２】また各バツフア回路を接続した場合におけ
る消費電力特性のシユミレーシヨン結果を図７に示す。
このシユミレーシヨンは、正極電源端子Ｖdd及び負極電
源端子Ｖssをそれぞれ１〔Ｖ〕及び０〔Ｖ〕とし、また
クロツク周波数を１〔ＧＨｚ〕とした場合に入力データ
を 100〔MHz 〕から 500〔MHz 〕まで変動させた際の消
費電力を求めるものである。
る消費電力特性のシユミレーシヨン結果を図７に示す。
このシユミレーシヨンは、正極電源端子Ｖdd及び負極電
源端子Ｖssをそれぞれ１〔Ｖ〕及び０〔Ｖ〕とし、また
クロツク周波数を１〔ＧＨｚ〕とした場合に入力データ
を 100〔MHz 〕から 500〔MHz 〕まで変動させた際の消
費電力を求めるものである。
【００２３】ここで曲線Ｋ１はこの実施例によるバツフ
ア回路１０の特性曲線を表しており、他の曲線Ｋ２及び
Ｋ３はそれぞれスーパーバツフア回路５及びインバータ
回路１による特性曲線を表している。図からも分かるよ
うに、従来から用いられているバツフア回路では 1.5
〔mW〕〜 2.0〔mW〕の消費電力をいずれも要するのに対
し、バツフア回路１０を接続した場合には 0.1〜 0.2
〔mW〕程度しか消費せず、非常に低消費電力であること
が分かる。
ア回路１０の特性曲線を表しており、他の曲線Ｋ２及び
Ｋ３はそれぞれスーパーバツフア回路５及びインバータ
回路１による特性曲線を表している。図からも分かるよ
うに、従来から用いられているバツフア回路では 1.5
〔mW〕〜 2.0〔mW〕の消費電力をいずれも要するのに対
し、バツフア回路１０を接続した場合には 0.1〜 0.2
〔mW〕程度しか消費せず、非常に低消費電力であること
が分かる。
【００２４】以上の構成によれば、Ｄ−フリツプフロツ
プ回路１７の後段に消費電力が小さく、かつ回路面積の
小さいバツフア回路１０を接続することができ、回路全
体としての消費電力を一段と低減することができる。
プ回路１７の後段に消費電力が小さく、かつ回路面積の
小さいバツフア回路１０を接続することができ、回路全
体としての消費電力を一段と低減することができる。
【００２５】（３）他の実施例 なお上述の実施例においては、プツシユプルバツフア段
１１及び１２の各出力端子Ｐ１及びＰ２の出力Ｑ及びＩ
Ｑを後段の回路へ直接出力する場合について述べたが、
本発明はこれに限らず、図８に示すように、出力端子Ｐ
１及びＰ２と正極電源端子Ｖddとの間に接続されたプル
アツプ抵抗２１及び２２によつて昇圧された出力Ｑ及び
ＩＱを後段の回路へ出力しても良い。
１１及び１２の各出力端子Ｐ１及びＰ２の出力Ｑ及びＩ
Ｑを後段の回路へ直接出力する場合について述べたが、
本発明はこれに限らず、図８に示すように、出力端子Ｐ
１及びＰ２と正極電源端子Ｖddとの間に接続されたプル
アツプ抵抗２１及び２２によつて昇圧された出力Ｑ及び
ＩＱを後段の回路へ出力しても良い。
【００２６】このときバツフア回路２０より出力される
出力Ｒ及びＩＲの電圧を図示すると図９のような動作特
性を得ることができる。このバツフア回路２０を用いれ
ば、バツフア回路２０を複数段重ねて接続する場合にも
論理振幅が低減するおそれを一段と少なくすることがで
きる。
出力Ｒ及びＩＲの電圧を図示すると図９のような動作特
性を得ることができる。このバツフア回路２０を用いれ
ば、バツフア回路２０を複数段重ねて接続する場合にも
論理振幅が低減するおそれを一段と少なくすることがで
きる。
【００２７】また上述の実施例においては、バツフア回
路２０をＤ−フリツプフロツプ回路１７の後段に接続す
る場合について述べたが、本発明はこれに限らず、互い
に逆相の同相出力および反転出力を出力端より出力する
回路の後段に接続する場合にも広く適用し得る。例えば
メモリアドレスインバータ回路（すなわちデコーダ用の
入力アドレスバツフア）やマスタスレーブ型のフリツプ
フロツプにおけるクロツクバツフア等にも適用し得る。
路２０をＤ−フリツプフロツプ回路１７の後段に接続す
る場合について述べたが、本発明はこれに限らず、互い
に逆相の同相出力および反転出力を出力端より出力する
回路の後段に接続する場合にも広く適用し得る。例えば
メモリアドレスインバータ回路（すなわちデコーダ用の
入力アドレスバツフア）やマスタスレーブ型のフリツプ
フロツプにおけるクロツクバツフア等にも適用し得る。
【００２８】さらに上述の実施例においては、バツフア
回路２０を互いに逆相の同相出力および反転出力を出力
端より出力する回路の後段に接続する場合について述べ
たが、本発明はこれに限らず、互いに逆相の同相入力お
よび反転入力を有する回路の前段に接続しても良い。
回路２０を互いに逆相の同相出力および反転出力を出力
端より出力する回路の後段に接続する場合について述べ
たが、本発明はこれに限らず、互いに逆相の同相入力お
よび反転入力を有する回路の前段に接続しても良い。
【００２９】さらに上述の実施例においては、ガリウム
砒素を半導体材料とするｎ型接合型ＦＥＴを用いたＤＣ
ＦＬ回路によつてなる集積回路に適用する場合について
述べたが、本発明はこれに限らず、金属−半導体（ＭＥ
Ｓ：metal semiconductor ）ＦＥＴや金属−酸化膜−半
導体（ＭＯＳ：metal oxide semiconductor）ＦＥＴ等
を用いた集積回路にも広く適用し得る。
砒素を半導体材料とするｎ型接合型ＦＥＴを用いたＤＣ
ＦＬ回路によつてなる集積回路に適用する場合について
述べたが、本発明はこれに限らず、金属−半導体（ＭＥ
Ｓ：metal semiconductor ）ＦＥＴや金属−酸化膜−半
導体（ＭＯＳ：metal oxide semiconductor）ＦＥＴ等
を用いた集積回路にも広く適用し得る。
【００３０】
【発明の効果】上述のように本発明によれば、プツシユ
プル動作する第１及び第２の出力段を互いに並列接続
し、当該第１及び第２の出力段に第１及び第２の入力信
号をたすき掛けに入力して駆動することにより、従来に
比して一段と低消費電力で動作するバツフア回路を容易
に実現することができる。
プル動作する第１及び第２の出力段を互いに並列接続
し、当該第１及び第２の出力段に第１及び第２の入力信
号をたすき掛けに入力して駆動することにより、従来に
比して一段と低消費電力で動作するバツフア回路を容易
に実現することができる。
【図１】本発明によるバツフア回路の一実施例を示す接
続図である。
続図である。
【図２】動作の説明に供する略線的接続図である。
【図３】本発明によるバツフア回路の接続例を示す接続
図である。
図である。
【図４】フリツプフロツプ回路の説明に供する接続図で
ある。
ある。
【図５】従来のバツフア回路の接続例を示す接続図であ
る。
る。
【図６】従来のバツフア回路の接続例を示す接続図であ
る。
る。
【図７】各接続例の消費電力を示す特性曲線図である。
【図８】他の実施例を示す接続図である。
【図９】出力特性を示す特性曲線図である。
【図１０】従来の回路構成の説明に供する接続図であ
る。
る。
【図１１】従来の回路構成の説明に供する接続図であ
る。
る。
１……インバータ回路、５……スーパーバツフア回路、
１０……バツフア回路、Ｖdd……正極電源端子、Ｖss…
…負極電極端子、ＣL ……配線容量。
１０……バツフア回路、Ｖdd……正極電源端子、Ｖss…
…負極電極端子、ＣL ……配線容量。
Claims (4)
- 【請求項１】同型のチヤネルを有する第１及び第２の電
解効果トランジスタが第１及び第２の電源間に直列接続
されてなる第１の出力段と、 上記第１及び第２の電解効果トランジスタと同型のチヤ
ネルを有する第３及び第４の電解効果トランジスタが上
記第１及び第２の電源間に直列接続されてなり、上記第
１の出力段に対して並列接続された第２の出力段とを具
え、 上記第１及び第２の出力段は、 上記第１及び第４の電解効果トランジスタに第１の入力
信号をそれぞれ入力すると共に、上記第２及び第３の電
解効果トランジスタに上記第１の入力信号に対して逆位
相でなる第２の入力信号をそれぞれ入力し、 上記第１及び第２の電解効果トランジスタの接続中点と
上記第３及び第４の電解効果トランジスタの接続中点と
からそれぞれ互いに逆位相の出力信号を出力することを
特徴とするバツフア回路。 - 【請求項２】上記第１及び第２の電解効果トランジスタ
の接続中点と上記第１又は第２の電源間にプルアツプ用
の第１の抵抗手段を接続し、 かつ上記第３及び第４の電解効果トランジスタの接続中
点と上記第１又は第２の電源間にプルアツプ用の第２の
抵抗手段を接続することを特徴とする請求項１に記載の
バツフア回路。 - 【請求項３】上記電解効果トランジスタは化合物半導体
を半導体材料とすることを特徴とする請求項１又は請求
項２に記載のバツフア回路。 - 【請求項４】上記電解効果トランジスタは接合型の電解
効果トランジスタでなることを特徴とする請求項１又は
請求項２に記載のバツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238848A JPH0774620A (ja) | 1993-08-30 | 1993-08-30 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238848A JPH0774620A (ja) | 1993-08-30 | 1993-08-30 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774620A true JPH0774620A (ja) | 1995-03-17 |
Family
ID=17036169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238848A Pending JPH0774620A (ja) | 1993-08-30 | 1993-08-30 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774620A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130208549A1 (en) * | 2010-12-16 | 2013-08-15 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
| US8756486B2 (en) | 2008-07-02 | 2014-06-17 | Micron Technology, Inc. | Method and apparatus for repairing high capacity/high bandwidth memory devices |
| US9659630B2 (en) | 2008-07-02 | 2017-05-23 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
-
1993
- 1993-08-30 JP JP5238848A patent/JPH0774620A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8756486B2 (en) | 2008-07-02 | 2014-06-17 | Micron Technology, Inc. | Method and apparatus for repairing high capacity/high bandwidth memory devices |
| US9659630B2 (en) | 2008-07-02 | 2017-05-23 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
| US10892003B2 (en) | 2008-07-02 | 2021-01-12 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
| US20130208549A1 (en) * | 2010-12-16 | 2013-08-15 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
| US8861246B2 (en) * | 2010-12-16 | 2014-10-14 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
| US9899994B2 (en) | 2010-12-16 | 2018-02-20 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
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