JPS5923979A

JPS5923979A - 画像再生装置

Info

Publication number: JPS5923979A
Application number: JP57133540A
Authority: JP
Inventors: Shuichi Tanaka; 修一田中
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-30
Filing date: 1982-07-30
Publication date: 1984-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は例えばテープレコーダに記録された日本語等
複数行の縦書文字の画像情報をテレビジョン受像器に画
像として再生し、表示される文字列の表示位置を水平方
向へ徐々に移動させる如くしてスクローリングを行うよ
うにした１ｌＩＩＩ像書生装置直に関する。

〔発明の技術的背はおよびその問題点〕近時、オー７’
（オ悄号記録再生用のテープレコーダに画像信号をデジ
タル化して記録シフ、これをテレビジョン受像器に再生
し得るようにして、きわめて安価に静止画像を楽しめる
ようにした静止画像記録再生装置が開発されている。

このような静止画像記録再生装置は、例えば第１図に示
されるように構成されるようになっている。

すなわち、テレビソヨンカメラ（以下ＴＶカメラと称す
る）１ノのｊフレームの映像信号は、アナログ／デジタ
ル変換器（以下ＡＤＣと称する）１２によシ、各ｕ＋ｊ
素がデジタル化されてメモリ１３に記憶可能となされる
ようになっている。

このメモリ１３は、記録部制御回路１４からの制御信号
により、ＡＤＣ７３のデータを記憶すると共に、記憶し
たデータを出力部から記録部ｆａ制御回路の入力部に出
力するようになっている。

そして、記録部制御回路１４は、メモリド３に記１．は
されたｒ−夕をノやラレル／シリアル変換し例えば周知
のＦＳＫ　（周波数シフトキーイング）の変調回路１５
を介して音響記録再生用のテープレコーダに記録可能と
している。つ捷り、この記録部制御回路１４は、図示さ
れない画像記録スイッチの操作を検出した状態で映像信
号の１フレ一ム分のデジタル化データをメモリド３に記
憶せしめた後、テープレコーダ１６を録音状態としメモ
リ１３のデータをＦＳＫでテープレコーダ１６に記録す
るようになっている。

以上のような記録系に対し、再生系はテープレコーダＪ
６の再生信号がＦＳＫの復調回路１７でシリアルのデジ
タルデータに変換きれ再生部制御回路１８に供されるよ
うになっている。再生部制御回路１８は、画像再生用の
メモリ１９に対し、１込制御（ｍ号を出力すると共に、
シリアル／・９ラレル変換したデジタルブータラ供スる
ことにより該デジタルデー夕を記憶せしめるものである
。

そして、メモリ１９１よ、再生部制御回路１８によりデ
ジタルデータの書込状態以外は読出状態とされ、旨速で
読出されるｒジタルｒ−夕をｒフタル／アナログ変換器
（以下ＤＡＣと称する）２０に出力するものである。こ
のＩ）ＡＣ２０は、デジタルデータ２０をアナログ信号
に変換して受１象器２１（Ｃ出力するようになっている
。これにより、テープレコーダに記録された静止画像情
報ｄ１、受像器２）に再生されるものである。

この静止画像記録再生装置のテープレコーダ１６におけ
る記録フォーマットは、例えば第２図に示されるように
図示矢印Ａ方向に渚って順次再生される磁気データ２２
に対し、始めに同期イｎ号が記録された後、−静止ｌＩ
！！ｉ鐵を複数に分割する如くした接舷の１ｌｉＩＩ像
信号グロックと、これらの画像信号ブロックに対応する
誤り訂正用の訂正信号部とよりなるものである。

なお、同期信号の発生および誤り訂正用の訂正信号は、
第１図の装置において、記録部制御回路ノ４によりこれ
らが生成され、再生部制御回路ノ８により処理がなされ
るものである。

ところで、このような静止画像記録再生装置は、テープ
レコーダ１６がステレオ録音再生可能である」勅合、静
止画像を一方のチャンネルにオーディオ信号を他方のチ
ャンネルに記録することによυ同時に再生することがｎ
Ｊ能である。

したがって、このような静止画像記録再生装置の活用例
として、歌の歌詞を画像情報としてテープレコーダの一
方のチャンネルに記録し、この歌詞に対応するメロディ
−をオーディオ信号としてチー７０レコーダの他方のチ
ャンネルにあらかじめ記録しておくことにより、当世流
行をみるいわゆるカラオケ用としてきわめて好適するも
のと考えられるものである。つまり、使用者は、再生さ
れるメロディ−に合わせて受像器に映し出きれる歌詞を
参考に欲を歌えば良く、これまで必妥とされた歌詞カー
ドが不要でありきわめて良好であると考えられる。

しかしながら、このような静止画像記録再生装置は、き
わめて情報量が多く、回路構成も複雑となるばかりか一
静止画像を完全に再生する迄に多くの時間を要するもの
である。したがって、いわゆるカラオケ用として、この
ような静止画像記録Ｐｌ生装置を適用することは、例え
ばメロディ−にズ」して歌詞の表示が追つかないといっ
た問題があり、また単に文字情報を再生するには高価な
ものとなる欠点がめった。

この点に関して、茜速且つ安価に文字情報の再生を行う
為に、各画素の表示の４度レベルおよび色調等ｒ相くす
ると共に誤り訂正処理を省略するようにした文字情報再
生用の画像記録再生装置が開発され、例えばメロディ−
の再生速度に対しその歌詞を充分に対応させて表示する
ことが可能となされている。つまり、文字情報の再生は
、コントラストがはっきりしていれば良く、また再生に
多少の誤りが発生しても再生される文字を充分に認識し
得る場合が多いことによるものである。

ところで、上記のような目的で使用される画像記録再生
装置は、当然周知のスクローリング機能を有しているこ
とが望まれるものであり、その文字列の表示は例えば日
本語等縦書が常用されるものであれば縦書に対応して表
示することが望まれるものである。そして、縦書の文字
列のスクローリング動作は、使用者に対し見易くするよ
うに適当な時間で徐々になされることが強く望まれてい
た。

〔発明の目的〕

すなわち、この発明は上記の点に鑑みてなされたもので
、例えばテレビジョン受像機に表示される画像の表示位
置をテープレコーダの再生ピッチに対応して徐々に水平
方向に移動させた状態でスクローリングを行うことによ
り常に見易い画像の再生を行い得る良好な画像再生装置
を提供することを目的とする。

〔発明の概要〕

すなわち、この発明はテレビジョン受像機に表示すべき
画像を縦方向に所定数分割し、それぞれデジタルデータ
に変換してなる複数の画像情報が画像信号として記録さ
れるオーディオ磁気チーブの再生を行う再生装置と、こ
の再生装置ｄから供給される画像信号よシ得られる複数
の画像情報を順次該画像情報記憶用メモリの所定記憶領
域に書込む手段と、前記メモリから各画像情報を読出し
て前記テレビジョン受像機に前記画像を表示する手段と
、前記メモリの読出す記憶領域を所定の順序で変えるこ
とによシ前記テレビジョン受像機に再生される画像の水
平方向のスクローリングを行う手段とを有してなる画像
再生装置において、前記テレビジョン受像機の有効画面
に対応する前記メモリの記憶領域すべてに対し前記複数
の画像情報を書込んだことを検出する第１の手段と、こ
の第１の手段により前記テレビジョン受像機に供給する
水平同期信号のタイミングを前記再生装置の再生ピッチ
に対応して変化させ、前記テレビシロン受像機の画面を
水平方向に移動せしめ、前記スクローリングされた状態
で表示されるべき画像情報による画像を前記テレビジョ
ン受像機の有効画面内に表示可能とする第２の手段と、
この第２の手段の動作完了状態で前記スクローリングを
なすと共に前記水平同期信号をもとのタイミングに戻す
第３の手段とを具備してなることを特徴とするものであ
る。

〔発明の実施例〕

以下、この発明の一実施例を説明するに先立ち、この発
明が適用される画像記録再生装置につき説明する。

すなわち、この画像記録再生装置は、ステレオ録音再生
可能なテープレコーダ３１のＬおよびＩｔ　２チヤンネ
ルの録廿入力端にエンコーダ３２および信号源３３の各
出力端が対応的に接続されている。

上記エンコーダ３２は、例えばＴＶカメラを有して構成
されるもので該ＴＶカメラより映像信号として得られた
文字情報を上記チー７０レコーダ３ノに記録可能な画像
信号に変換するものである。また上記信号源３３は例え
ば音楽等のオー７’イオ信号を生成するものであり、例
えばレコードプレーヤあるいはテープレコーダの再生出
力部よりなるものである。

これにより上記エンコーダ３２および信号源３３の各出
力信号は、録音回路３１ノにより、ＬおよびＲ各チャン
ネルに対応した録音ヘッド、？　ｌ　２および３１　、
？を介して図示矢印Ｂ方向に定速走行せしめられる磁気
テープ３１４に記録されるものである。

」：記磁気テーグ３１４に磁気変化として記録された画
像信号は、ＬおよびＲのチャンネルに対応して再生ヘッ
ド３１５および３１６により取り出されるもので、再生
回路３１７により例えばもとの電圧信号に変換されるも
のである。

この再生回路３１７のＬおよびＩｔの各チャンネルに対
応する再生出力端は、それぞれ対応的にデーコーダ３４
および増幅器３５の各入力端に対応的に接続されるよう
になっている。

上記デコーダ３４は、上自己再生回路３１７を介して得
られた画像信号をテレビジョン受像機（以下単に受像機
と称する）３６に再生（表示）可能な映像信号（テレビ
−）ｇン信号）に変換するものである。

上記増幅器３５は、上記再生回路３１７よシ得られるオ
ーディオ信号を増幅してスピーカ３７を駆動するもので
ある。

なお、上記テープレコーダ３ノは、再生ピッチの制御が
可能となっている。

次に、第４図を参照しながら上記エンコーダ３２につい
て説明する。

すなわち、ＴＶカメ７４１により得られる映像信号は、
１画素に対応する期間毎にサンプリングされＡＤＣ４２
によりデジタル化され、次にシリアル／パラレル変換回
路（以下Ｓ／１）回路と称する）４３により／４’ラレ
ルのデジタルデータに変換される。そして、Ｓ／Ｐ回路
４３の出力ｒ−タは、書込回路４４に所定画素数だけ出
力された状態で該書込回路４４によｐメモリ４５に書込
まれるようになっている。

また上記メモリ４５の書込アドレスは、書込アドレス発
生回路４６によシ指足されるものでアドレス切換回路４
７を介して上記メモリ４５のアドレス人力部に供される
ものである。

そして、書込クロック発生器４８の出力する書込クロッ
ク信号は、テレビジョン信号の同期信号発生回路４９．
１込カウンタ５０および上記Ｓ／Ｐ回路４３の各クロッ
ク入力端に供されるようになっている。上記書込カウン
タ５０は、上記８４回路４３から書込回路４４に所定画
素数のデジタルデータが供された状態で書込回路４４を
駆動して、これらのデジタルデータをメモリ４５の人力
部に供するようになっている。

上記同期信号発生回路４９は、上記ＴＶカメラ４ノおよ
び書込アドレス発生回路４９にテレビジョン１ｇ号の同
期信号を供するようになっている。

これに対して、上記メモリ４５は、上記アドレス切換回
路４７を介して、読出アドレス発生回路５ノで生成され
る読出アドレスが選択的にアドレス入力部へ供されるこ
とにより、所定画素数に対応したデジタルデータを読出
回路５２に対して出力するようになっている。上記続出
回路５ノは、供されたデジタルデータを順次１画素毎に
パラレル／シリアル変換回路（以下Ｐ／８回路と称する
）５２供するものである。

このＰ４回路５２から出力されるシリアルのデジタルデ
ータは、変調回路５３によ５　ＦＳＫ変調され、出力端
子Ｐｏを介してテープレコーダの録音入力端子に接続さ
れるようになっている。

上記続出アドレス発生回路５ノおよびＰ／Ｓ回路５２に
は読出クロック発生器５４によりそれぞれ読出クロック
信号が供されるようになっている。

上記アドレス切換回路４７は、書込読出制御回路５５の
制御信号により、書込アドレス発生回路４６および読出
アドレス発生回路５ノそれぞれの発生するアドレスデー
タを切換えてメモリ４５のアドレス人力部に供するもの
である。

また上記書込読出制御回路５５は、図示しないが上記書
込回路４４および読出回路５１を制御してデジタルデー
タの書込および読出を読出可能とするものである。

次に第５図を参照しながら前記デコーダ３４について８
兄明する。

すなわち、復調回路５６には入力端子Ｉｐを介しで前記
テープレコーダ３ノにより再生されたＮ像信号が供給さ
れるようになっている。この画像信号は、上記復調回路
５６により例えばＦＳＫ復調された後、Ｓ／Ｐ回路５７
を介して・やラレルのデジタルデータに変換されてメモ
リ５８の入力部に供給されるようになっている。上記メ
モリ５８は、書込アドレス発生回路５９により生成され
アドレス切換回路６θ介して供されるアドレスデータに
よりｉピ憶領域が指定され、読出書込制御回路６ノの制
御信号により、供給されたデジタルデータを所定記憶領
域に書込ようになっている。

この場合、上記Ｓ／Ｐ回路５７および書込アドレス発生
回路５９には、上記復調回路５６から同周波数のクロッ
ク信号が供されるようになっている。また、上記書込ア
ドレス発生回路５９は、上記Ｓ／Ｐ回路５７におけるデ
ジタルデータのシリアル／・やラレル変換が完了した状
態に同期して、上記続出書込制御回路６ノに対し上記デ
ジタルデータのシリアル／ノやラレル変換完了を示すス
テータス信号を出力するようになっている。

これに対して、上記メモリ５８の読出は、上記読出書込
制御回路６ノに制御されてなされるもので、その読出ア
ドレスは読出アドレス発生回路６２のアドレスデータと
上記書込アドレス発生回路５９より得られる補正データ
に基づきアドレス補正回路６３で生成され上ＷＬアドレ
ス切換回路６０を介して上記メモリの記憶領域を指定す
るようになっている。そして、上記メモリから読出され
たデジタルデータは、Ｐ／Ｓ回路６４およびＤＡＣ６５
を順次介してパラレル／シリアル変換およびデジタル／
アナログ変換がなされ、後述する混合回路６６の一方の
入力端に供給されるようになっている。

上記続出アドレス発生回路６２は、同期信号発生回路６
７から供給されるクロック信号に基づき、所定のアドレ
スデータを生成するようになっている。また上記同期信
号発生回路６７は、上記混合回路６６にテレピッ茜ン信
号の垂直同期信号を供給するようになっている。

上記水平同期信号発生回ｗ１６８は、上記クロック発生
回路６９よシ供されるクロック信号に基づきテレビジョ
ン信号の水平同期信号を上記アドレス切換回路６０、読
出書込制御回路６ノおよび混合回路６６に供給するよう
になっている。

これにより、上１１混合回路６６は、出力端子Ｏｖを介
して例えは前記受像機３６に映像信号（つまりテレビジ
ョン信号）供給可能なようになされるものである。これ
と共に、上記水平同期信号発生回路６８の水平同期信号
出力期間において、上り己アドレス切換回路６０は上記
アドレス補正回路６３から上記アドレス発生回路５９の
出力するアドレスデー夕に切換えるようなされ、上記読
出書込制御回路６ノは上記、メモリ５８に対しデジタル
グー夕を１込可能な状態に制御するようになっている。

この結果、上記メモリ畳込は前記受像器３６の有効画面
表示期間外で行われるので、前記受像機３６の画面にノ
イズが生じることがない。

なお、上記Ｐ／Ｓ回路６４および同期信号発生回路６７
には、それぞれ動作の基準となるクロック信号が上記ク
ロック発生回路６９から供給されるようになっている。

また上記水平同期信号発生回路６８には、上記復調回路
５６のＦＳＫ１８号復調用のクロック信号が適宜周波数
となされ供給されるようになっている。

ところで、周知のように受像器において再生される映像
信号は、全ての画素信号成分が受像器の画面上に表示さ
れるものでなく、一部分が画面から外れ表示されること
がない。

例えば、テレビジョン受像器におけるブラウン管の有効
画面は、映像信号がＮＴＳＣ檄準テレビジョン信号であ
る場合、１水平期間を３２０画素に分割するものとすれ
ば略２２４画素が有効となり、走査線は略３８４本が有
効となる。ここで、インターレース走査において偶数フ
ィ−ルドとで略同−のデジタルデー夕を用いるとすれば
、１水平期間につき２２４画素記憶し、３画像につき１
９２水千期間のデジタルデータを記憶することにより第
３図の画像記録両生装置は、良好な画像を記録再生する
ことが可能である。

しかしながら、第３図の装縞は、前述したように日本語
等の縦書文字列を表示するようになされるものである。

このため前記デコーダ３４は、前記受像機３，６の画面
に７行の文字列を表示せしめるとすれば、映像信号の１
フレームにおいて計８行の文字列を記憶する必要がある
。

したがって、第５図の前記メモリ５８は、受像機の有効
画面に対応する１９２水千期間対しそれぞれの２５６５
６画素１憶するようになっている。つまり、このことは
２２４２４画素分割することにキリ、１行の幅が３２画
素に対応することによるものである。

また、上記メモリ５８は、そのアクセスタイムを考慮し
て、例えば１アドレスの記憶領域に対し４画素に対応す
るデジタルデータを記憶するようになされている。

このようなことから、上記メモリ５８のアドレスの割当
は、例えば第６図に示されるようになっている。

すなわち、前記メモリ５８の記憶領域は、１９２　Ｘ２
５６／４＝１２２８８　　となるので、１２２８８個の
アドレス（例えば１６進表示では００００番地から２Ｆ
ＦＦ番地迄）を妥するもので、有効画面の最上のライン
を同って左から順次００００〜００３Ｆ番地、次のライ
ンを００４０〜００７Ｆ番地、以下同様に各ラインを所
定のアドレスに対応させ、最も下側のラインを２ＦＣＯ
〜２ＦＦＦ番地に対応させるようになっている。そして
、各ラインは８個に等分され、向って左から第１行、第
２行、・・・、第８行に対応するようになされるもので
ある。

このように、アドレスが割当られた第５図の前記メモリ
５８から読出されるデジタルデータは、前記水平同期信
号発生回路６８の同期信号の１水平期間において、水平
同期信号が発生された後第１行目から順次読出されてデ
ノタルアナログ変換されるものである。そして第７図に
示されるように前記ＤＡＣ’６５から出力され第１乃至
第８行に対応する画累信号は、前ＭＬ水平同期信号発生
回路６８による水平同期信号と混合されることになる。

一方、第４図に示されるエンコーダの前記ＴＶカメラ４
ノは、例えば前記受像器３６に表示がなされる有効画面
に対応する撮像範囲に例えば７行の縦書文字列が撮られ
るようになっている。

これに応じて、第４図のエンコーダは、複数の画像情報
となり、前記メモリ４５にＨ己憶される各行に対応する
デジタルデー夕を前記読出アドレス発生回路５ノにより
、順次第１行目から読出す如くして、これらのデジタル
データを例えばＦＳＫで記録するものである。

このようなエンコーダの記録フォーマットは、例えば第
８図に示されるように、各行のデジタルデー２部が相伝
間に略０．５秒の無信号部を介在させ略連続するように
なっている。なお複数の画像を連続して記録するような
場合でも、次の画像の最初の行のデジタルデー２部と前
の画像の最後の行のデジタルデータ部に介在される無信
号部分の間隔は、略０．５秒となされるようになってい
る。そして、ひとつの連続した画像をブロックとして連
続的に記録した場合、ブロックとブロック相互の間隔は
、図示されないが例えば略１秒の無信号部分が介在され
るようになっている。

マタ各行のデジタルデータの記録フォーマットは、例え
ば第９図に示されるように、前記受像機３６の走査線に
略対応させ例えば連続する３２画素分のデジタルデータ
を１ラインとして連続的に記録するもので、第１乃至１
９２のラインが４画素分の記録間隔を有する無信号部分
を介して略連続的に記録されるようになっている。

なお、上記のフォーマットにおける各無信号部分は、後
述するように第５図のデコーダで種種の同期信号として
用いられるようになっている。

壕だ、上記したようにデジタルデータは、例えばＦＳＫ
変調されて第３図のテープレコーダ３１に記録されるも
のであるが、ノ・イレペル（以下Ｈレベルと称する）お
よびローレベル（以下Ｌレベルと称する）に対応して、
第１０図に示す如く、２ＸｆＨｚおよびｆＨｚの記録信
号として記録再生されるものである。

次に、第１１図を参照しながら第５図の書込アドレス発
生回路５９の要部について詳しく説明する。但し第１１
中、第５図と同一部分には同一符号を付してその説明を
省略する。

すなわち、前ＢＩｌ＋’４１込アドレス発主アドレス発
生回路入力端Ｉｐに介して画像信号がそれぞれ供され、
ライン間の無信号部分を検出するライン間検出回路５９
１、行間の無信号部分を検出する行間検出回路５９２お
よびブロック間、の無信号部分を検出するブロック間検
出回路５９３を有していると共に、前ＮＵ２復調回路５
６から出力されるクロック信号（この周期は１画素のデ
ジタルデータが例えば前記テープレコーダ３）から転送
され期間に等しい）がクロック入力端ｃｋｌに供される
第１のカウンタ５９４を有している。

この第１のカウンタ５９４は、例えば５ビツトのカウン
タであり前記復調回路５６に供される画像信号の画素数
を計数するもので、第３の出力ビットから最上位の出力
ビツトα３乃至α５が前記アドレス切換回路６０の一方
の入力部の第１乃至第３のビットに対応的に接続され、
オア回路５９ａを介して上記ライン間検出回路５９１の
ライン間検出信号により計数値がリセットされるように
なっている。

上記ライン間検出信号は第２のカウンタ５９５のクロッ
ク大端ｃｋ２に供給されるようになっている。この第２
のカウンタ５９５　ｆｄ、　％例えば８ビツトのカウン
タであり、最下位から最上位の出力ビツトβ１乃至β８
が前記アドレス切換回路６０の一方の入部の第７乃至第
１４のビットに接続されるようになっている。まだこの
第２のカウンタ５９５の上位２ビツトの出力ビットβ７
およびβ８は、アンド回路５９ｂにより論理積がとられ
るようになっている。このアンド回路５９ｂは、上記オ
ア回路５９ａおよびオア回路５９ｃを対応的に介して上
記第１のカウンタ５９４および第２のカウンタ５９５を
共にリセットするようになっている。また上記第２のカ
ウンタは、上記オア回路５９ｃを介して行間検出回路５
９２０行間検出信検出上り計数値がリセットされるよう
にもなっている。

また、上記第２のカウンタ５９５の最上位の出力ビット
β８の出力信号は、第３のカウンタ５９６のクロック入
力端子ｃｋ３　に供給されるものである。この第３のカ
ウンタ５９６は、３ビツトのカウンタであり、最下位か
ら最上位の出力ビットｒ、乃至γ３がそれぞれインバー
タ５９ｄ乃至５９ｆを介し対応的に前記アドレス切換回
路６０の一方の入力部の第４乃至第６のビットに接続さ
れるものである。この第３のカウンタ５９６は、上記ブ
ロック間検出回路５９３のブロック間検出信号により計
数値がリセットされるようになっている。

なお、前記アドレス切換回路６０の一方の入力部の第１
乃至第１４のビットに供される信号は、前記水平同期信
号発生回路６８の水平同期信号発生期間で選択的に前記
メモリ５８のアドレス入力部の最下位乃至最上位ビット
に対応的に供給されるものである。

このようにして、上記書込アドレス発生回路５９は、前
記復調回路５６およびＳ／Ｐ回路５７により得られたデ
ジタルデータを第８行に書込んだ後第７行に１．込み、
以下順次第６行から第１行迄書込むように、前記メモリ
５８の記憶領域を指定するようになるものである（第６
図参照）。

次に、第】２図を参照しながら第５図の読出アドレス発
生回路６２について説明する。但し第１２図中、第５図
と同一部分には同一符号を付しその説明を省略する。

前記アドレス発生回路６２は、前記同期信号発生回路６
７から１画素の表示周期と略等しい周ＪｔＪＪ　（７）
クロック信号が第４０カウンタ６２ノのクロック入力端
子ｃｋ４に供給され計数されるようになっている。この
第４のカウンタ２６１は、例えば８ビツトのカウンタで
なり、上位３ビツトである出力ビットａ６乃至ａ８が前
記アドレス補正回路６３を介して前記アドレス切換回路
６０の他方の入力部の第４乃至第６のビットに対応的に
接続され、またこれらの下位３ビツト切換回路６０の他
方の人力部の第１乃至第３のビットに対応的に接続され
るようになっている。

また上記第４のカウンタ２６ノは、最上位の出力ビツト
ｂ８の出力信号はＪＫ型のフリップフロップ６２２のク
ロック入力４ｃｋ　　に供給されるようになっている。

上記フリップフロップ６２２は、出力端Ｑ信号を後述す
る第５のカウンタ６２３′のクロック入力端子ｅｋ６　
　およびアンド回路６２４の一方の入力端に供給するよ
うになっていると共に、入力端ＪおよびＫが共通に電源
＋ｖｅ電圧によりハイレベルにゾルアップきれている。

上ｉ己アンド回路６２４は、他方の入力端に上記第４の
カウンタ６２１の第７の出力ピッ）ａ７の出力信号が供
給されており、出力信号がハイレベルとなることにより
上記第４０カウンタ６２ノをリセットすると共にイン／
Ｊ−夕６２５を介して±記フリッゾフロップ６２２をリ
セットするようになっている。

上記第５のカウンタ６２３は、８ビツトのカウンタでな
り、第１乃至第８の出力ピッ）ｂｌ乃至ｂｓが前記アド
レス切換回路６ｏの他方の入力部の第７乃至第１４のビ
ットに接続されるようになっている。

なお、前記アドレス切換回路６ｏの他方の入力部の第１
乃至第１４のビットに供される信号は前記水平同期信号
発生回路６８の水平同期信号発生期間外で前記メモリ５
８のアドレス入力部の最下位乃至最上位ビットに対応的
に供給されるものである。

この結果、上記第４のカウンタ６２ノは、前記メモリ５
８の下位６ビツトの１水平期間の表示すべき２５６画素
のアドレスを指定するものであり、計数値がオー・々−
フローすると上記フリツノフロップ６２２のクロック入
力端子ｅｋのレベルをハイレベルからローレベルとし、
上記フリップフロップ６２２の出力端Ｑをノ為イレベル
とする。そして、上記カウンタ６２１の第７の出力ビッ
トｂ７が・・イレベルとなると上舵アンド回路６２４は
上記第４のカウンタ６２１およびフリップフロラ７６６
２２をリセットする。

これにより、上記第５のカウンタ６２３のクロック入力
端子ｃｋ６　には、テレビソヨン佃号の１水平期間（つ
まり３２０画素に対応する）期間に一致した周期の信号
が供給されるようになっている。また上記第５の力１ク
ンタロ２３は２５６の水平期間を＝＋’数するようにな
っており、表示すべき１９２のラインのアドレスを指定
するようになっている。

これにより、このような読出アドレス発生回路６２は、
前記同期信号発生回路６７のクロック信号に同期して前
記メモリ５８に記憶される所定のデジタルデータを読出
し得るものである。

つまり、この発明は前記のｒゴーダ３４に対して適用さ
れるものであり、以下図面を参照してこの発明の一実施
例の９部について詳細に説明する。

第１３図は前記デコーダ３４の書込アドレス発生回路５
９、読出アドレス発生回路６２、水平同期信号発生回路
６８等からなる部分を示すものである。但し第１３図中
、第５図、第１１図および第１２図と同一部分には同一
符号を伺してそのｉ発明を省略する。

すなわち、前記復調回路５６ｆ構成し被復調信号からク
ロック信号を分離するクロック分離回路５６ノの出力端
子は、前記水平同期信号発生回路６８を構成するアンド
回路６８ノの一方の入力端に接続されている。このアン
ド回路６８ノの出力端は第６のカウンタ６８２のクロツ
ク入力端子ｃｋｇ　に接続されている。

上記第６のカウンタ６８２は、６ビツトのカウンタであ
り、最下位から最上泣声の各出力ピッ）ｃｌ乃至ｅ６ｉ
よ、後述する第７のカウンタ６８３のグリセット入力端
Ｐ１乃至Ｐ６および６人力のナンド回路６８４の各入力
端に対応的に接続されている。上記６人力のナンド回路
６８４の出力端は、上記アンド回路６８１の他方の入力
端に接続されている。

上記第７のカウンタ６８３は、プリセット可能な７ビツ
トのカウンタでなり、最上位の出力ビットｄ７が後述す
る羊安定マルチパイプレーク６８５のクロック入力端子
ＣｋＫ接続されるようになっている。上記単安定マルチ
バイブレータ６８５は、抵抗Ｒｏおよびコンデンサｃ。

でなる時定数回路が所定の端子に接続されると共に、入
力端子Ａが抗折ＲＯの一端と共に電源−４−ｖ、に接続
され出力端子Ｑが前記混合回路６６の所定の入力端に接
続されている。上記単安定マルチバイブレータ６８５は
、上記抵抗Ｒ，およびコンデンサＣ，によシクロツク入
力端子ｃｋが立上ると、テレビジョン信号の水平同期信
号と略等しいパルス幅の・９ルスを出力するようになさ
れるものである。

上記第７のカウンタ６８３は、クロック入力端子ｅｋ７
が前記クロック発生回路６９の出方端に接続され、その
クロック信号の計数動作を行うようになっている。前記
クロック発生回路６９は、例えば前記同期信号発生回路
６７が読出アドレス発生回路６２に供給するクロック信
号の略２倍の周波数のクロック信号を導出するようにな
っている。また上記第７のカウンタ６８３は、前記読出
アドレス発生回路６２の第４のカウンタ６２ノの上位２
ビツトの出力ビツトａ７．ａｇが共に立下った状態で、
上記第６のカウンタ６８２の計数値をプリセットするよ
うに、１対の入力端が前記第４のカウンタ６２１の出力
ピッ）ａ４．ａｓにそれぞれ対応的に接続されるアンド
回路６８６の出方端がプリセット制御用のロード端子Ｌ
ＤＫ接続されている。

さらに、上記第７のカウンタ６８３は、前記続出アドレ
ス発生回路６２のフリップフロッグ６２２の出力端子Ｑ
がノ・イレベルとなる状態で動作可能となるように、前
記第５のカウンタ６２３のクロック入力端子ｃｋ５と前
記フリップフロップ６２２の出力端子Ｑの接続中点にチ
ツゾイオープル端子ＣＥに接続されている。

ところで、前記書込アドレス発生回路５９は、わかり易
くするために前記説明では省略したがその他に後述する
４人力のアンド回ｉＭ７１．アンド回路７２，７３、第
８のカウンタ７４、ＪＫ型のフリップフロップ７５．７
６Ｄ型のフリップフロッグ７７．７８を有して構成され
るようになっている。

すなわち、上記４人力のアンド回路７１は、第１＋第２
．第３の入力端が前記第３のカウンタ５９６の出力ビッ
トｒ３．γ２　ｌγｌに対応的に接続され、第３の入力
端がインバータ５９ｄの出力端に接続され、第４の入力
端が上記ＪＫ型のフリッグフロッ７６７５の反転出力端
子Ｑに接続されている。上記４人力のアンド回路７ノ（
Ｄ出力端は上記フリップフロッグ７５のクロック入力端
子ｃｋＫ接続されている。

上記フリップフロツノ７５は、入力端子ＪおよびＫが共
に電源＋ｖｅに接続され、出力端子Ｑが上記アンド回路
７２．７３の各一方の入力端に共通に接続されている。

上記アンド回路７２は他方の入力端が前記第２のカウン
タ５９５の最上位の出力ビットβ８に接続され、出力端
が上記ＪＫ型のフリツノフロラ７０７６のクロック入力
端子ｃｋに接続されている。上記フリッグフロッｆｖ６
は、入力端子Ｊが電源＋ｖｃに接続され、入力端子Ｋが
接地され、出力端子。

が上記アンド回路７３の他方の入力端に接続され、反転
出力端子互が上記第６のカウンタ６８２のリセット端子
Ｒ６に接続されている。

上Ｈαアンド１ｃ！１路７３の出力端は、上記第８０カ
ウンタ７４のクロック入力端ｃｋｇに接続されている。

上記第８のカウンタ７４は、３ビツトのダウン（っまり
減Ｘ）カウンタでなり、最下位乃至最上位の各出力ピッ
）ｅｌ乃至ｅ３がそれぞれ対応する前記アドレス補正回
ｆＮＴ６３の他方の人力部の各ピットｅこ接続されてい
る。また、上記第８のカウンタ７４のリセット端子Ｒ９
は、」二記フリップフロツノ７５のリセット端子Ｒと共
に前記ブロック間検出回路５９３出力端に接続されブロ
ック間検出信号により共にリセットきれるようになって
いる。

一方、前記行間検出回路５９２の出力端は上記り型のフ
リップフロッグ７７のクロック入力端子ｃｋＫ接続され
ている。上記フリップフロツノブ７７は、入力端子りが
′眠源＋Ｖｃに接続され、出力端子Ｑが上記り型のフリ
ツノフロツノ７８の入力端子りに接続されている。

上記フリップフロラｆ２８は、クロック入力端子ｃｋが
上記同期信号発生回路６７の垂直同期１ｇ号を導出する
出力端に接続され、反転出力端子Ｑが上記ＪＫ型ラフリ
ップフロップ６およびＤ型フリップフロップ７７のそれ
ぞれの負論理のリセット端子πに共通に接続されている
。

なお、前記アドレス補正回路６３は、例えば加算回路で
構成されるものである。

すなわち、上記の構成を有してなるデコーダ３４は、前
記読出アドレス発生回路６２が上記同期信号発生回路６
７より供給されるクロック信号に基づき、前記アドレス
切換回路６０を介しで、前記メモリ５８に書込まれたデ
ジタルデータを前記受像機３６の走査線に略対応して続
出すようになっている。

上記水平同期信号発生回路６８の第６のカウンタ６８２
は、例えば上記フリップフロツノ７６によりリセット状
態にあると、出力データすなわち全ての出力ビットｃｌ
乃至ｃ６がローレベルとなっている。この状態で、上記
読出アドレス発生回路６２の第４のカウンタ６２ノの出
力ビットａ４．ａ５が共に立下ると上記アンド回路６８
６により、上記第７のカウンタ６８３には上記第６のカ
ウンタ６８２の出力データがロード（つまりノリセット
）されることになる。

そして、上記読出アドレス発生回路６２が例えば２５６
画素に対応するアドレスを指定を完了する毎に上記フリ
ップフロッグ６２２ｉｄ、出力端子Ｑがハイレベルにセ
ットされ、上記第７のカウンタ６８３を動作状態とする
。この結果、上記第７のカウンタ６８３は、上記クロッ
ク発生回路６９から供給されるクロック信号の計数を開
始し、ＪＯ進数で６４を計数すると上記単安定マルチバ
イブレータ６８５を、電動して前記混合回路６６に対し
て水平同期信号となる・やルスを供給するものである。

寸だ、上記第８のカウンタ７４がリセットされた状態で
は、上記読出アドレス発生回路６２の出力ピッ）ａ６乃
至ａ７のデータがその甘まＪ：ｔ４己アドレス補正回路
６３およびアドレス切換回路６０を介して上記メモリ５
８のアドレス人力部に対して供されることになる。この
状態で、前記受像機３６の有効画面には、」二記メモリ
５８の第６図における第２行乃至第８行に記憶されるデ
ジタルデータによる画素信号が表示されるようになって
いる。

これに対して、上記のデコーダ３６は、前記した如く前
記書込アドレス発生回路５９により、画像信号ブロック
の始めのデジタルデータを第６図に示される第８行に対
応する上記メモリ５８アドレスの記憶領域に書込ように
動作するものであり、以後次の行のデジタルデータが転
送される毎に第７．第６．・・・、第２行に対応する記
憶領域にこれらのデジタルデータを書込ように動作する
。このような、上記メモリ５８に対するデジタルデータ
の書込は、前記したように前記同期信号発生回路６７の
水平同期信号出力期間になされるものである。

このようにして、第７行目デジタルデータ（すなわち第
６図の第２行に対応するデータ）の書込が終了すると、
上記フリップフロツノ７ノの反転出力端子すがハイレベ
ルとされておす、前記第３のカウンタ５９６の各出力ビ
ツトｒ　１乃至ｒ　３カ共Ｖｃハイレベルからローレベ
ルに立下り、４人力の前記アンド回路７ノの出力端レベ
ルがハイレベルからローレベルニ立下ルことになる。こ
のだめ、上ｄ己フリツノフロップ７５は、上＾己アンド
回路７２および７３各一方の入力端をそれぞれノ・イレ
ペルとすると共に、上記アンド回路７ノの第４の入力端
をローレベルとする。

そして、第８行目のデジタルデータが第６図の第２行に
対応する上記メモリ５８の記憶領域に書込まれる状態で
、上記第２のカウンタ５９５の出力ビットβ８が立上る
と、アンド回路７２の出力端がハイレベルとなる。この
結果上記フリップフロラｆ７６は、反転出力端Ｑがロー
レベルとなり上記第６０カウンタのリセット状態を解除
する。

これにより、上白上第６のカウンタ６８２は、上記ナン
ド回路６８４の出力端がノ・イレペルとされるので、入
力端子Ｉｈ　ｉ介してクロック入力端子ｃｋ６に供給さ
れる上記クロック分離回路５６ノのクロック信号の立下
り毎に七のｇ）゛数値をカウントアッノするものである
。また、第７のカウンタ６８３は、上記第６のカウンタ
６８２によりプリセットされる値が増加するので、上記
単安定マルチ・９イグレータ６８５から出力される水平
同期信号のタイミングは徐々に早くなる。

これにより、前記受像機３６の画面は徐々に向って右方
向に移動することになる。そして、上記第６のカウンタ
６８２の計数値が１０進数で６３をゴ１数すると、上記
アンド回路６８ノの他方の入力端がローレベルとなり上
記第６０カウンタ６８２による水平同期信号の計数が禁
止される。またこの状態で、前記受１＆’　＋Ａ　３ｅ
の有効画面には、第２行目乃至第８行目縦書文字列、つ
まり第６図の第１行乃至第７行に対応する前記メモリ５
８に記憶されたデジタルデータによる画素信号が表示さ
れるものである。このことは、前記同期信号発生回路６
７から前記続出アドレス発生回路６２に供されるクロッ
ク信号の略２倍の周波数のクロック４８号が前記クロッ
ク発生回路６９から上記第７のカウンタ６８３に供きれ
ることによるためである。

次に第８行目（つ丑り第６図の第１行）に対応する前記
メモリ５８の記憶領域にデジタルデータの書込が終了す
ると、前記行間検出回路５９２０行間検出信検出上り上
ｍｌフリッゾフロッｆ７７の出力端子Ｑがノ・イレペル
とされる。

この後、前記同期信号発生回路６７から垂直同期信号が
出力されると、上記フリップフロップ７８の反転出力端
子互がローレベルときれ、上記フリッノフロップ７６お
よび７７を共にリセットする。上記フリ、、７″フロツ
プ７６は、リセットされることにより、上６己第８のカ
ウンタ７４を１だけダウンカウントせしめると共に、上
Ｓ上第６のカウンタ６８２をリセットする。

これにより、上記第７のカウンタ６８３は、以前と同様
に前記クロック信号発生回路６９の供するクロック信号
を６４カウントした後、上記単安定マルチバイブレータ
６８３を駆動シて水平同期信号を発生せしめるものであ
る。これと共に、前記第８０カウンタ７４は、前記アド
レス補正回路６３と共（９）し、前記メモリ５８のデ・
ゾタルデータを例えば第６図において、第２行から第８
行および第１行に対応する記憶領域を循環するように読
出すようにするものである。

このようにして縦誓文字列のスクローリングがなされる
ようになっている。

ところで、上記クロック分離回路５６ノが出力するクロ
ック信号の周波数は、テレビジョン信号の垂直同期信号
の周波数に等しくなるように略６０　Ｈｚとなされるも
のであり、上記第２のカウンタ５９５の出力ビットβ８
がハイレベルとなり、前記受像機３６の画面が移動し始
めスクローリングが完了する迄に要する期間ｄ、略】秒
となるものである。

また、次の行の画像信号が前記復調回路５６に供給さ１
１るとデジタルデータｄ、前記メモリ５８の第６図にお
ける第１行に対応する記憶領域に書込まノＬるもので、
上乱：第２のカウンタ５９５の出力ビットβ８がハイレ
ベルとなると、上記した如く前記受像器３６の画面が再
び向って右方向に移動し第３行目乃至第９行目の縦書文
字列を表示するようになる。次に、前記行間検出回路５
９２により画像信号の行間が検出されると、上記の場合
と同様に上記第６のカウンタ６８２がリセットされると
共に、上記第８のカウンタ７４がカウントダウンされ、
再びスクローリングがなされることになる。以下同様に
、次の行の画像信号が前記復調回路５６に供給される毎
にスクローリングが実行されるものである。

このようなスクローリング動作は、前記受像機３６の画
面上の縦書文字列を徐々に水平方向に移動させた状態で
なされるので、前記受像機３６の画像がきわめて見易く
なるものである。

さらに、上記クロック分離回路５６１が出力するクロッ
ク１６号の周波数は、前記テープレコーダ３ノの再生ピ
ッチに応じて変化するものである。これにより、前記受
像器３６の画面が移動を開始してスクローリング完了す
る迄の期間は、前記テープレコーダ３ノの再生ピッチに
応じて変化することになる。

したがって、前記受像機３６に例えばいわゆるカラオケ
用の歌詞を表示させた場合、徐々に画面が移動してスク
ローリングがなされるので歌詞を見失うことがなく、ま
た歌詞の表示タイミングは前記チーブレコーダ３６の再
生ピッチを変えることにより早すぎたり遅すぎたりする
ことがないので、使用者はきわめて良好にカラオケを楽
しむことができるものである。

なお、前記！ロック間検出回路５９３のブロック間検出
信号は、図示されない手段により前記メモリ５８のすべ
ての記憶領域をクリヤするのに供されるようになってい
る。

この点に関して、従来スクローリングは、瞬時になされ
るか、あるいは前記メモリ５８に供されるアドレスデー
タを１アドレスづつずらし画面を水平方向にずらした後
行うようにしていたので、使用者にとってきわめて見ず
らく、例えば歌を歌っている際に歌詞を見失ってしまう
ことがあった。

上記実施例ではこの発明を画像記録再生装置に対し適用
したものであるが、両区記録系を省略した画像再生装置
れであっても良い。

また、上記実施例で、画像を向って右方向に移動させた
が、向って左方向に移動してスクローリングを行うよう
にすることもできる。

さらには、受像機に表示する画像は縦書文字列に限定さ
れるものでなく例えば絵のような画像であっても良い。

その他、種々の変形や適用はこの発明の費旨を逸脱しな
い範囲で可能であることは言う迄もない。

〔発明の効果〕

以上詳述したようにこの発明によれば、例えばテレビジ
ョン受像機に表示される画像の表示位置をテールレコー
ダの再生ピッチに対応して徐々に水平方向に移動させた
状態でスクローリングを行うことにより常に見易い画像
の再生を行い得る良好な画像再生装置を提供することが
できる。

【図面の簡単な説明】

第１図は従来の静止画像記録再生装置を示すブロック図
、第２図は第１図の装置の画像信号のフォーマットを示
す図、第３図はこの発明が適用される画像記録再生装置
を示すブロック図、第４図は第３図の装置のエンコーダ
の構成を示すグロック図、第５図は第３図の装置のデコ
ーダを示すグロック図、第６図は第４図のメモリのアド
レスと第３図の受像機の画面との対応関係を説明するた
めに用いた図、第７図は第５図のデコーダの１水平期間
のテレビジョン信号を示す図、第８図および第９図は第
３図の装置の画像信号のフォーマットを説明するために
用いた図、第１０図はＦＳＫの原理を説明するために用
いた図、第１１図は第５図の書込カウンタの要部を示す
グロック図、第１２図は第５図の続出カウンタを示すブ
ロック図、第１３図はこの発明に係る画像再生装置の一
実施例の要部を示す図である。３１・・・カケレコーダ、３２・・・エンコーダ、３３
・・信号源、３４・・・ｒコーグ、３５・・・増幅器、
３６・・・受像器、３７・・・スピーカ、４１・・・Ｔ
Ｖ左カメラ４２・・・ＡＤＣ，４３・・・Ｓ／Ｐ回路、
４４・・・書込回路、４５・・・メモリ、４６・・・書
込アドレス発生回路、４７・・・アドレス切換回路、４
８・・・書込クロック発生器、４９・・・同期信号発生
回路、５０・・・書込カウンタ、５１・・・読出回路、
５２・・・凶回路、５３・・・変調回路、５４・・・読
出クロック発生器、５５・・・書込読出制御回路、５６
・・・復調回路、５７・・・Ｓ／Ｐ回路、５８・・・メ
モリ、５９・・・書込アドレス発生回路、６０・・・ア
ドレス切換回路、６１・・読出督込制御回路、６２・・
・読出アドレス発生回路、６４・・・Ｐ／Ｓ回路、６５
・・・ＤＡＣ１６６・・・混合回路、６７・・・同期信
号発生回路、６８・・・水平同期信号発生回路、６９・
・・クロック発生回路、５９ノ・・・ライン間検出回路
、５９２・・・行間検出回路、５９３・・・ブロック間
検出回路、５９４・・・第１のカウンタ、５９５・・・
第２のカウンタ、５９６・・・第３のカウンタ、５９ａ
、５９ｃ・・・オア回路、５９ｂ・・・アンド回路、５
９ｄ乃至５９ｆ・・・インバータ、６２ノ・・第４のカ
ウンタ、６２２・・・フリラグフロッグ、６２３・・・
第５のカウンタ、６２４・・・アンド回路、６２５・・
・インノ々−タ、６８１．６８６・・・アンド回路、６
８２・・・第６のカウンタ、６８３・・・第７のカウン
タ、６８４・・・ナンド回路、６８５・・・単安定マル
チツクイブレータ、５６ノ・・・クロック分離回路、７
１乃至７３・・・アンド回路、７４・・・第８のカウン
タ、７ｆ！乃至７６・・・フリツプフロツプ。出願人代理人　　弁理士　鈴　江　武　彦第１図第２図７４第３図

Claims

【特許請求の範囲】

テレビジョン受像機に表示すべき画像を縦方向に所定数
分割し、それぞれデジタルデータに変換してなる複数の
画像情報が画像信号として記録されるオーディオ磁気テ
ープの再生を行う再生装置と、この再生装置から供給さ
れる画像信号より得られる複数の画像情報を順次該画像
情報記憶用メモリの所定記憶領域に書込む手段と、前記
メモリから各画像情報を読出して前記テレビジョン受像
機に画像を表示する手段と、前記メモリの読出す記憶領
域を所定の順序で変えることにより前記テレビジョン受
像機に表示される画像の水平方向のスクローリングを行
う手段とを有してなる画像再生装置において、前記テレ
ビジョン受像機の有効画面に対応する前記メモリの記憶
領域すべてに対し前記複数の画像情報を書込んだことを
検出する第１の手段と、この第１の手段によシ前記テレ
ビシロン受像機に供給ツーる水平同期信号のタイミング
を前記再生装置の再生ピッチに対応して変化させ、前記
テレビジョン受像様の画面を水平方向に移動せしめ、前
記スクローリングされた状態で表示されるべき画像情報
による画像を前記テレビジョン受像機の有効画面内に表
示可能とする第２の手段と、この第２の手段の動作完了
状態で前記スクローリングをなすと共に前記水平同期信
号をもとのタイミングに戻す第３の手段とを具備してな
ることを特徴とする画像再生装置。