JPS5924402A - 画像再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、例えばオーディオ用のテープレコーダから
、複数の画像情報でなる画像信号およびこの画像信号の
特定の画像情報に対し所定のタイミング関係を伴ったオ
ーディオ信号が共に再生され、画像表示装置に表示され
る特定の画像情報による画像とオーディオ信号が一致し
た状態を画像表示装置の画面に表示するようにした画像
再生装置に関する。

〔発明の技術的背景およびその問題点〕近時、オーディ
オ信号記録再生用のテープレコーダに画像信号をデジタ
ル化して記録し、これをテレビジョン受像器に再生し得
るようにして、きわめて安価に静止画像を楽しめるよう
にした静止画像記録再生装置が開発されている。

このような静止画像記録再生装置は、例えば第１図に示
されるように構成されるようになっている。

すなわち、テレビジョンカメラ（以下ＴＶカメラと称す
る）Ｉノの１フレームの映像信号は、アナログ／７″ゾ
タル変換器（以下ＡＤＣと称する）１２によシ、各画素
がデジタル化されてメモリ１３に記憶可能となされるよ
うになっている。

このメモリ１３は、記録部制御回路１４からの制御信号
によシ、ＡＤＣ１３のデータを記憶すると共に、記憶し
たデータを出力部から記録部制御回路の入力部に出力す
るようになっている。

ぞして、記録部制御回路１４は、メモリ１３に記憶され
たデータをパラレル／シリアル変換し例えば周知のＦＳ
Ｋ　（周波数シフトキーイング）の変調回路１５を介し
て音響記録再生用のテープレコーダに記録可能としてい
る。っまシ、この記録部制御回路１４は、図示されない
画像記録スイッチの操作を検出した状態で映像信号の１
フレ一ム分のデジタル化データをメモリ１３に記憶せし
めに後、テープレコーダｚｅを録音状態としメモリ１３
のデータをＦＳＫでテープレコーダ１６に記録するよう
になっている。

以上のような記録系に対し、再生系はテープレコーダ１
６の再生信号がＦＳＫの復調回路１７でシリアルのデジ
タルデータに変換され再生部制御回路１８に供されるよ
うになっている。再生部制御回路１８（よ、画像再生用
のメモリ１９に対し、書込制御信号を出力すると共に、
シリアル／パラレル変換したデジタルデータを供するこ
とによυ該デノタルデータを記憶せしめるものである・ そして、メモリ１９は、再生部制御回路１８によりデジ
タルデータの狽込状態以外は読出状態とされ、高速で読
出されるデジタルデータをデジタル／アナログ変換器（
以下ＤＡＣと称する）２０に出力するものである。この
ＤＡＣ２０は、デジタルデータ２ｏをアナログ信号に変
換して受像器２１に出力するようになっている。これに
よυ、テープレコーダに記録された静止画像ｔＷ報は、
受像器２１ＶＣ再生さＩＬるものである。

この静止画像記録再生袋？づのテープレコーダ１６にお
ける記録ツーマットは、例えば第２図に示されるように
図示矢印入方向に沿って順次再生される磁気テープ２２
に対し・、始めに同期信号が記録された後、−静止画像
を複数に分割する如くした複数の画像信号ブロックと、
これらの画像信号ブ員ツクに対応する誤ヤ訂正用の訂正
信号部とよシなるものである。

なお、同期信号の発生および誤υ訂正用の訂正信号は、
第１図の装置において、記録部制御回路１４によシこれ
らが生成され、再生部制御回路１８によシ処理がなされ
るものである。

ところで、このような静止画像記録再生装置は、テープ
レコーダ１６がステレオ録音再生可能である場合、静止
画像を一方のチャンネルにオーディオ信号を他方のチャ
ンネルに記録することにより同時に再生することが可能
である。

したがって、このような静止画像記録再生装置の活用例
として、歌の歌詞を画像情報としてテープレコーダの一
方のチャンネルに記録し、この歌詞に対応するメロディ
−をオーディオ信号としてテープレコーダの他方のチャ
ンネルにあらかじめ記録しておくことによシ、当世流行
をみるいわゆるカラオケ用としてきわめて好適するもの
と考えられるものである。つまシ、使用者は、再生され
るメロディ−に合わせて受像器に映し出される歌詞を参
考に歌を歌えば良く、これまで必要とされた歌詞カード
が不要であシきわめて良好であると考えられる。

しかしながら、このような静止画像記録再生装置は、き
わめて情報量が多く、回路構成も複雑となるばかシか、
−静止画像を完全に再生する迄に多くの時間を要するも
のである。したがって、いわゆるカラオケ用として、こ
のような静止画像記録再生装置を適用することは、例え
ばメロディ−に対して歌詞の表示が追つかないといった
問題があり、また単に文字情報を再生するには高価なも
のとなる欠点があった。

この点に関して、′湛速且つ安価に文字情報の再生を行
う為に、各画素の表示の輝度レベルおよび色調等を粗く
すると共に誤υ訂正処理を省略するようにした文字情報
再生用の画像記録再生装置が開発され、例えばメロディ
−の再生速度に対しその歌詞を充分に対応させて表示す
ることが可能となされている。つまシ、文字情報の再生
は、コントラストがはっきりしていれば良く、また再生
に多少の誤りが発生しても再生される文字を充分に認識
し得る場合が多いことによるものである。

ところで、上記のような目的で使用される画像記録再生
装置は、当然周知のスクローリング機能を有しているこ
とが必要とされるものであシ、その文字列の表示は例え
ば日本語等縦書が常用されるものであればｋＸ轡に対応
して表示することが望まれるものである。そして、縦書
の文字列のスクローリング動作は、使用者に対し見易く
するように適当な時間で徐々になされることが強く望ま
れていた。

また、いわゆるカラオケ用として使用される上記画像記
録再生装置は、その再生状態ぞ歌を歌い易くするため歌
詞のでだしを表示することができればなお良好である。

〔発明の目的〕

この発明は上記の点に鑑みてなされたもので、例えばい
わゆるカラオケ用として好適し、テープレコーダから再
生され複数の画像情報を有する画像信号よシ、画像表示
装置に表示される画像のうち、特定の画像情報に対応す
る画像とオーディオ信号のタイミングが一致した状態を
画面に表示するようにした良好な画像再生装置を提供す
ることを目的とする。

〔発明の概要〕

すなわち、この発明は、画像表示装置に表示すべき複数
の画像情報をデジタルデーク化した画像信号が記録され
ると共に、この画像信号の特定の画像情報に対し所定の
タイミング関係を供ったオーディオ信号が記録されるオ
ーディオ磁気テープと・このオーディオ磁気テープから
前記画像信号およびオーディオ信号を共に７１生する再
生装置と、この再生装置から供給される画像信号を基に
前記画像表示装置に画像を順次表示する手段とを有して
なる画像再生装置において、前記特定の画像情報および
オーディオ信号相互間のタイミング関係を検出する第１
の手段と、この第１の手段の検出出力に基づき前記画像
再生装置首に表示される画像のうち、前記所定の画像情
報に対応する部分と前記オーディオ信号が一致するタイ
ミングを前記画像表示装置に表示する。

第２の手段とをへ備してなることを特徴とするものであ
る。

〔発明の実施例〕

以下、この発明の一実施例を説明するに先立ち、この発
明が適用される画像記録再生装置につき説明する。

すなわち、この画像記録再生装置は、ステレオ録音再生
可能なテープレコーダ３１のしおよびＲ２チャンネルの
録音入力端にエンコーダ３２およ□び信号源３３の各出
力端が対応的に接続されている。

上記エンコーダ３２は、例えばＴＶカメラを有して構成
されるもので該ＴＶカメラよ゛シ映像信号として得られ
た文字情報全上記テープレコーダ３１に記録可能な画像
信号に変換するものである。また上記信号源３３は例え
ば音楽等のオーディオ信号を生成するものであシ、例え
ば・レコードプレーヤあるいはテープレコーダ再生出力
部よυなるものである。

こｎＫよシ上記エンコーダ３２および信号源３３の各出
力信号は、録音回路３１１により、ＬおよびＲ各チャン
ネルに対応した録音ヘッド３１２および３１３を介して
図示矢印Ｂ方向に定速走行せしめられる磁気テープ３１
４に記録されるものである。

上記磁気テ・−プ３１４に磁気変化として記録された画
像信号は、ＬおよびＲのチャンネルに対応して再生ヘッ
ド３１５および３１６により取セ出さ１するもので、再
生回路３１７により例えばもとの電圧信号に変換される
ものである。

この再生回ｆｃ３１７のＬおよびＲの各チャンネルに対
応する再生出力端は、それぞれ対応的にデコーダ３４お
よび増幅器３５の各入力端に対応的に接続されるように
ガっている。

上記デコーダ３４は、上記再生回路３１７を介して？４
ｊられた画像信号をテレビジョン受像機（以下単に受像
機と称する）３６に再生（表示）可能な映像信号（テレ
ビジ、ン信号）に変換するものである。

上記増幅器３５！−１，、上記再生回路３１７よシ得ら
れるオーディオ信号を増幅してスピーカ３７を駆動する
ものである。

次に、第４図を参照しながら上記エンコーダ３２につい
て説明する。

すなわち、ＴＶカメラ４１によυ得られる映像信号は、
１画素に対応する期間毎にサンプリングされＡＤＣ４２
によシデノクル化され、次にシリアル／・そラレル交換
回路（以下８７２回路と称する）４３によシー４ラレル
デジタルデータに変換される。そして、Ｓ／Ｐ回路４３
の出力データは、書込回路４４に所定画素数だけ出力さ
れた状態で該書込回路４４によシメモリ４５に書込まれ
るようになっている。

また、上記メモリ４５の書込アドレスは、書込アドレス
発生回路４６によシ指定されるものでアドレス切換回路
４７を介して上記メモリ４５のアドレス入力部に供され
るものである。

そして、書込クロ、り発生器４８の出力する書込クロッ
ク信号は、テレビジョン信号の同期信号発生回路４９、
荀込カウンク５０および上記シＰ回路４３の各クロック
入力端に供されるようになっている。上記書込カウンタ
５０ｆよ、上記Ｓ／Ｐ回路４３から書込回路４４に所定
画素数のデジタルデータが供された状態で書込回路４４
を駆動して、これらのデジタルデータをメモリ４５０入
力部に供するようになって−いる。

上記同期信号発生回路４９は、上記ＴＶカメラ４１およ
び書込アドレス発生回路４９にテレビジョン信号の同期
信号を供するようになっている。

これに対して、上記メモリ４５は、上記アドレス切換回
路４７を介して、読出アドレス発生回路５１で生成され
る読出アドレスが選択的にアドレス入力部へ供されるこ
とにょシ、所定画素数に対応したデジタルデータを読出
回路５２に対して出力するようになっている。上記読出
回路５ノは、供されたデジタルデー夕を１１１百次１・
画素毎にパラレル／シリアル変換回路（以下Ｐ／Ｓ回路
と称する）６２供するものである。

このＰβ回路５２から出力されるシリアルのデジタルデ
ータは、変調回路５゛３によシＦＳＫ変調され、出力端
子Ｐｏを介してテープレコーダの録音入力端子に接続さ
れるようになっている。

上記読出アドレス発生回路５１およびＰ／Ｓ回路５２に
は読出クロック発生器５４によシそれぞれ読出クロック
信号が供されるようになっている。

上記アドレス切換回路４７は、書込読出制御回路５５０
制御信号により、書込アドレス発生回路４６および読出
アドレス発生回路５１それぞれの発生するアドレスデー
タを切換えてメモリ４５のアドレス入力部に供するもの
である。

また上記書込読出制御回路５５は、図示しないが上記書
込回路４４および読出回路５１を制御デジタルデータの
書込および読出を読出可能とするものである〇 次に第５図を参照しながら前記デコーダ３４について説
明する。

すなわち、復調回路５６には入力端子１ｐを介して前記
テープレコーダ３ノによシ再生された画像信号が供給さ
れるようになっている。この画像信号は、上記復調回路
・５６により例えばＦＳＫ復調された後、Ｓ／Ｐ回路５
７を介してパラレルのデジタルで一夕に変換されてメモ
リ５８の入力部に供給されるようになっている。上記メ
モリ５８は、書込アドレス発生回路５９によシ生成され
アドレス切換回路６０を介して供されるアドレスデータ
によυ記憶領域が指定され、読出書込制御回路６１の制
御信号により、供給されたデジタルデータを所定記憶領
域に書込ようになっている。

この場合、上記Ｓ／Ｐ回路５７および書込ア１゛ている
。また、上記書込アドレス発生回路５９は、上記Ｓ／Ｐ
回路５７におけるデジタルデータのシリアル／・臂うレ
ル変換が完了した状態に同期して、上記読出書込制御回
路６１に対し上記デジタルデータのシリ′アル／パラレ
ル変換完了を示すステータス信号を出力するようになっ
ている。

これに対し、上記メモリ５８の読出は、上記読出１込制
御回路６１に制御されてなされるもので、その読出アド
レスは読出アドレス発生回路６２のアドレスデータと上
記書込アドレス発生回路５９よυ得られる補正プ゛−り
に基づきアドレス補正回路６３で生成され上記アドレス
切換回路６０を介して上記メモリの記憶領域を指定する
ようになっている。そして、上記メモリから読出された
デジタルデータは、Ｐ／Ｓ回路６４およびＤＡＣ−６ｓ
を順次介してノ臂うレル／シリアル変換およびデジタル
／アナログ変換がなされ、後述する混合回路６６の一方
の入力端に供給されるようになっている。

上記読出アドレス発生回路６２は、同期信号発生回路６
７から供給さｙするクロック信号に基づき、所定のアド
レスデータを生成するようになっている。オた上記同期
信号発生回路６７は、水平同期信号発生回路６８および
上記混合回路６６にテレビジョン信号の組直同期信号を
供給するようになっている。

上記水平同期信号回路６８は、上記クロック発生回路６
ａより供されるクロック信号に基づきテレビジョン信号
の水平同期信号を上記アドレス切換回路６０、読出書込
制御回路６１および混合回路６６に供給するようになっ
ている。

これにより、上記混合回路６６は、出力端子Ｏｖを介し
て例えば前記受像機３６に映像信号（つまシテレビ−，
）ヨン信号）供給可能なようになされるものである。こ
れと共に、上記水平同期信号発生回路６８の水平同期信
号出力期間において、上記アドレス切換回路６０は上記
アドレス補正回路６３から上記アドレス発生回路５９の
出力するアドレスデータに切換えるようなされ、上記読
出書込制御回路６１は上記メモリ５８に対しデジタルデ
ータを書込可能な状態に制御するようになっている。こ
の結果、十配メモリ書込は前記受像機３６の有効画面表
示期間外で行われるので、前記受像機３６の画面にノイ
ズが生じることがない。

なお、上記Ｐ／Ｓ回路６４および同期信号発生回路６７
には、それぞれ動作の基準と在るクロック信号が上記ク
ロック発生回路６９から供給されるようになっている。

また、上記混合回路６６には後述するマーカー信号発生
回路７０によりマーカー信号が供給されるように寿って
いるＯ ところで、周知のように受像器において再生される映像
信号は、全ての画素信号成分が受像器の画面上に表示さ
れるものでなく、一部分が画面から外れ表示されること
がない。

例えば、テレビジョン受像器におけるブラウン管の有効
画面は、映像信号がＮＴＳＣ標準テレビジョン信号であ
る場合、１水平期間を３２０画素に分割するものとすれ
ば略２２４画素が有効とカシ、走査線は略３８４本が有
効となる。ここで、インターレース走査において偶数フ
ィールドとで略同−のデジタルデータを用いるとすれば
、１水平期間につき２２４画素記憶し、１画像につき１
９２水千期間のデジタルデータを記憶することによシ、
第３図の画像記録両生装置は、良好な画像を記録再生す
るこＬが可能である。

しかしながら、第３図の装ｆＣ１は、前述したように日
本語等の縦書文字列を表示するようになされるものであ
る。このため前記デコーダ３４け、前記受像機３６の画
面に７行の文字列を表示せしめるとすれば、映像信号の
１フレームにおいて計８行の文字列を記憶する必要があ
る。′したがって、第５図の前記メモリ５８は、受像機
の有効画面に対応する１９２水千期間対しそれぞれの２
５６画素を記憶するようになっている。つ凍り、このこ
とは２２４画素を７分割することにＪ：り、１行の幅が
３２画素に対応することによるものである。

また、上記メモリ５８は、そのアクセスタイムを考慮し
て、例えば１アドレスの記憶領域に対し４画素に対応す
るデジタルデータを記憶するようになされている。

このようなことから、上記メモリ５８のアドレスの割当
は、例えば第６図に示されるようになりでいる。

すなわち、前記メモリ５８の記憶領域は、１９２Ｘ２５
６／４＝１２２８８となるので、１２２８８個のアドレ
ス（例えば１６進表示では００００番地から２　ＦＦＦ
番地迄）を要するもので、有効画面の最上のラインを向
って左から順次００００〜００３Ｆ番地、次のラインを
００４０〜００７Ｆ番地ぐン 以同様に各ラインを所定のアドレスに対応させ最も下側
のラインを２ＦＣＯ〜２Ｅ”ＦＦ番地に対応させるよう
になっている。そして、各ラインは８個に等分され、向
らて左から第１行、第２行、・・・、８８行に対応する
ようになされるもの′である。

このように、アドレスが割当られた第５図の前記メモリ
５８カニら読出されるデジタルデータは、両射水平同期
信号発生回路６８の同期イ言号の１水平期間において、
水子゛同期信号が発生された後第１行目から順次読出さ
れてデジクルアナログ変換されるものである。そして第
７図に示されるように前記ＤＡＣ６５から出力され第１
乃至第８行に対応する画素信号は、前記水平同期信号発
生回路６８による水平同期信号と混合されることになる
。

一方、第４図に示されるエンコーダの前記ＴＶカメラ４
１は、例えば前記受像器３６に表示がなされる有効画面
に対応する撮像範囲に例えば７行の縦書文字例が撮られ
るようになっている。

これに応じて、第４図のエンコーダは、複数の画像情報
となυ、前記メモリ４５に記憶される各行に対応するデ
ジタルデータを前記読出アドレス発生回路５ノによシ、
順次第１行目から読出す如くして、これらのデジタルデ
ータを例えばＦ８にで記録するものである。

このようなエンコー〆の記録フォーマットハ、例えば第
８図に示されるように、各行のデジタルデータ部が相互
間に略０．５秒、の無信号部を介在させ略連続するよう
になっている。なお複数の画像を連続して記録するよう
な場合でも、次の画像の最初の行のデジタルデータ部と
前の画像の最後の行の７′ジタルデ一タ部に介在される
無信号部分の間隔は、略０．５秒となされるようになっ
ている。そして、ひとつの連続した画像をブロックとし
て連続的に記録した場合、ブロックとブロック相互の間
隔は、図示されないが例えば略１秒の無信号部分が介在
されるようになっている。

また各行のデジタルデータの記録フォーマツ５トは、例
えば第９図に示されるように、前記受像機３６の走査線
に略対応させ例えば連続する３２画素分のデジタルデー
タを１ラインとして連続的に記録するもので、第１乃至
１９２のラインが４画素分の記録間隔を有する無信号部
分を介して略連続的に記録されるようになっているＯ なお、上記のフォーマットにおける各無信号部分は、後
述するように第５図のデコーダで種種の同期信号として
用いられるようになっているＯ また、上記したよりにデジタルデータは、例えばＦＳＫ
変調されて第３図のテープレコーダ３１に記録されるも
のであるが、ハイレベルｌｔ下Ｈレベルと称する）およ
びローレベル（以下Ｌレベルと称する）に対応して、第
１０図に示す如く、２　Ｘ　ｆ　ＨｚおよびｆＨｖの記
録信号として記録杓生されるものである。

次に、第１１図を参照しながら第５図の１込アドレス発
生回路５９の要部について詳しく説明する。但し第１１
中、第５図と同一部分には同一符号を何してその説明を
省略する。　′すなわち、前記書込アドレへ発生回路′
５９は、前記入力端ｒｐに介して画像信号がそれぞれ供
され、ライン間の無信号部分な検出するライン間検出回
路５９１、行間の無信号部分を検出する行間検出口ｗＩ
５９２およびブロック間の無（ｉ号部分を検出するブロ
ック間検出回路５９３を有していると共に、前記復調回
路５６から出力されるグロック信号（この周期は１画素
のデジタルデータが例えば前記テープレコーダ３１から
転送さ７’Ｌ期間に等しい）がクロック入力端（Ｃｋｌ
）に供される第１のカウンタ５９４を有している。

この第１のカウンタ６９４は、例えば５ビツトのカウン
タであシ前記復調回路５６に供される画像倍角の画素数
を計数するもので、第３の出力ビットから最上位の出カ
ビ、トα８乃至α藝が前記アト９レス切換回路６θの一
方の入力部の第１乃至第３のビットに対応的に接続され
、オア回路５９ａを介して上記ライン間検出回路５９ノ
のライン間検出イＭ号によυＩｎ値がリセットされるよ
うになっている。

になっている。この第２のカウンタ５９５は、例えば８
ビ、トのカウンタであシ、最下位から最上位の出力ビッ
トβｌ乃至β８が前記アドレのビットに接井光されるよ
うになっている。ｔ／ここの第２０カウンタ５９５の」
二位２ビットの出力ビツトβ７およびβ８は、アンド回
路５９ｂによシ論理稙がとられるようになっている。こ
のアンド回路、５９　ｂ　ｌ：Ｊ、’　、上記オア回路
５９ａおよびオア回路５９ｃを対応的に介して」二詑第
１のカウンタ５９４および第２のカウンタ５９５を共に
リーヒットするようになっている。１だ−に記憶２のカ
ウンタしｌ−１上記オア回路５９ｃを介して行間検出回
路５９２の行ｊ）１１検出侶号により言１数イ直がリセ
ットされるようにもなっている。

また、上記第２のカウンタ６９５の最上位の出力ビット
β８の出力信号は、第３のカウンタ５９６のクロック入
力端子（Ｃｋｓ）に供給されるものである。この第３の
カウンタ５９６は、３ビツトのカウンタであシ、最下位
から最上位の出力ビットｒ１乃至γＳがそれぞ九インパ
ーク５９ｄ乃至５９ｆを介し対応的に前記アドレス切換
回路６０の一方の入力部の第４乃至第６のビットに接続
されるものである。この第３のカウンタ５９６は、上記
ブロック間検出回路５９３のブロック間検出信号によシ
計数値がリセットされるようになっている。

なお、前記アドレス切換回路６０の一方の入力部の第１
乃至第１４のビットに供される信号は、前記水平同期信
号発生回路６８の水平同期信号発生期間で選択的に前記
メモリ５８のアドレス入力部の最下位乃至最上位ビット
に対応的に供給されるものである。

このようにして、上記■込アドレス発生回路５９は、前
記復調回路５６およびＳ／Ｐ回路５７　′によシ得られ
たデジタルデータを、第８行に書込んだ後第７行に書込
み、以下順次第６行から第１行迄朋込むように、前記メ
モリ５８の記憶領域を指定するようになるものである（
第６図参照）。

次に、第１２図を参照しながら第５図の読出アドレス発
生回路６２について説明する。但し第１２図中、第５図
と同一部分には同一符号を付しその説明を省略する。

前記アドレス発生回路６２は、前記同期信号発生回路６
７から１画素の表示周期と略等しい周期のクロック信号
が第４のカウンタ６２ノのクロック入力端子（Ｃｋ４）
に供給され計数されるようになっている。この第４のカ
ウンタ６２ノは、例えば８ビツトのカウンタでなシ、上
位３ビツトである出力ビツト８６乃至ａ８が前記アドレ
ス補正回路６３を介して前記アドレス切換回路６０の他
方の入力部の第４乃至第６のビットに対応的に接続され
、才たこれらの下位３ビツトである出力ピッ）ａ３乃至
ＩＬｌＢが前記アドレス切換回路６０の他方の入力部の
第１乃至第３のビットに対応的に接続されるようになっ
ている。また上記第４のカウンタ６２１は、最上位の出
力ビットｂ１１の出力信号はＪＫ型のフリップフロップ
６２２のクロック入力端Ｃｋに供給されるようになって
いる。上記フリップフロップ６２２は、出力端Ｑ信号を
後述する第５のカウンタ６２３のクロック入力端子（Ｃ
ｋｓ　）およびアンド回路６２４の一方の入力端に供給
するようになっていると共に、入力端ＪおよびＫが共通
に電源ｔＶｃ電圧によシハイレペルにプルアップされて
いる。上記アンド回路６２４は、他方の入力端に上記第
４のカウンタ６２１の第７の出力ビット＆７の出力信号
が供給されておシ、出力信号がハイレベルとなることに
よシ上記憶４のカウンタ６２１をリセットすると共にイ
ンバータ６２５を介して上記フリップフロップ６２２を
リセットするようになっている。

上記第５のカウンタ６２３は、８ビツトのカウンタでな
シ、第１乃至第８の出力ピッ）ｂｌ乃至ｂ８が前記アド
レス切換回路６ｏの他方の入力部の第７乃至第１４のビ
ットに接続されるようになっている。

なお、前記アドレス切換回路６０の他方の入力部の第１
乃至第１４のビットに供される信号は前記水平同期信号
発生回路６８の水平同期信号発生期間外で前記メモリ５
８のアドレス入力部の最下位乃至最上位ビットに対応的
に供給されるものである。

この結果、上記第４のカウンタ６２ノは、前記メモリ５
８の下位６ビツトの１水平期間の表示すべき２５６画素
のアドレスを指定するものであシ、割数値がオーバーフ
ローすると上記フリラフ０フロツプ６２２のクロック入
力端子Ｃｋのレベルをハイレベルからローレベルトシ、
上記フリップフロップ６２２の出力９’Ａ　Ｑをハイレ
ベルとする。そして、上記カウンタ６２１の第７の出力
ピッ）ｂ７　かハイレベルとなると上記アンド回ｈ！３
６２４は上記第４のカウンタ６２１およびフリップフロ
ップ６２２をリセットする。

これにより、」二記憶５０カウンク６２３のクロック入
力端子（ｃｋｓ）には、テレビジョン信号の１水平期間
（つまシ３２０画素に対応する）期間に一致した周期の
信号が供給さ７するようになっている。また上記第５の
カウンタ６２３は２５６の水平期間を割数するようにな
っており、表示すべき１９２のラインのアドレスを指定
するようになっている。

これによυ、このような読出アドレス発生回路６２は、
前記同期信号発生回路６７のクロック信号に同期して前
記メモリ５８に記憶される所定のデジタルデータを読し
得るものである。

次に、第１３図を参照して前記水平同期信号発生回路６
８からなる部分について詳細に説明する。但し第１３図
中、第５図、第１１図および第１２図と同一部分には同
一符号を付してその説明を省略する。

すなわち、前記同期信号発生回路６７の垂直同期信号を
出力する出力端子は、前記水平同期信号発生回路６８を
構成するアンド回路６８１の一方の入力端に接続されて
いる。このアンド回路６８ノの出力端は第６のカウンタ
６８２のクロック入力端子（Ｃｋ６）に接続されている
。

上記第６のカウンタ６８２は、６ビツトのカウンタであ
シ、最下位から最上位迄の各出力ピッ）ｃｌ乃至Ｃ６は
、後述する第７のカウンタ６８３のプリセット入力端Ｐ
１乃至Ｐ６および６人力のナンド回路６８４の各入力端
に対応的に接続されている。上記６人力のナンド回路６
８４の出力端は、上記アンド回路６８ノの他方の入力端
に接続されている。

上記第７のカウンタ６８３は、プリセット可能な７ビツ
トのカウンタでなシ、最上位の出力ピッ）ｄｙが後述す
る単安定マルチパイプレーク６８５のクロック入力端子
Ｃｋに接続されるようになっている。上記単安定マルチ
バイブレータ６８６は、抵抗ＲＯおよびコンデンサＣｏ
でなる時定数回路が所定の端子に接続されると共に、入
力端子Ａが抵抗Ｒｏの一端と共に電源ｔＶｃに接続され
、出力端子Ｑが前記混合回路６６の所定の入力端に接続
されている。上記単安定マルチパイブレーク６８５は、
上記抵抗ＲＯおよびコンデンサＣＯによυクロック入力
端子Ｃｋが立上ると、テレビジョン信号の水平同期信号
と略等しいパルス幅のパルスを出力するようになされる
ものである。

上記第７のカウンタ６８３は、クロック入力端子（Ｃｋ
ｙ）が前記クロック発生回路６９の出力端に接続され、
そのクロック信号の計数動作を行うようになっている。

前記クロック発生回路６９は、例えば前記同期信号発生
回路６７が読出アドレス発生回路６２に供給するクロッ
ク信号の略２倍の周波数のクロック信号を導出するよう
になっている。また上記第７のカウンタ６８３は、前記
読出アドレス発生回路６２の第４のカウンタ６２１の上
位２ビツトの出力ピッ）ａｙｔａｇが共に立下った状態
で、上記第６のカウンタ６８２の計数値をプリセットす
るように、１対の入力端が前記第４のカウンタ６２１の
出力ピッ）ａ４＋’ｓにそれぞれ対応的に接続されるア
ンド回路６８６の出力端がプリセット制御用のローＰ端
子ＬＤに接続されている。さらに、上記第７のカウンタ
６８３は、前記読出アドレス発生回路６２のフリップフ
ロップ６２２の出力端子Ｑがハイレベルとなる状態で動
作可能となるように、前記第５のカウンタ６２３のクロ
ック入力端子（Ｃｋｓ　）と前記フリップフロップ６イ
２の出力端子Ｑの接続中点にチップイネーブル端子ＣＥ
に接続されている。

ところで、前記書込アドレス発生回路５９は、わかシ易
くするために前記説明では省略したがその他に、後述す
る４人力のアンド回路７１、アンド回路７２，７３、第
８のカウンタ７４、ＪＫ型のフリップフロップ７５，７
６、Ｄ型のノリップフロッ７’７７．７８を有して構成
されるようになりている。

すなわち、上記４人力のアン）゛回路７ノは、Ｍｌ、第
２、第３の入力端が前記第３のカウンタ５９６の出力ビ
ットγ３　、γ２　、γ！に対応的に接続され、Ｍ３の
入力端がインバータ５９ｄの出力端に接続され、第４の
入力端が上記Ｊ　Ｋ型の７リツプフロツｆ７５０反転出
力端子１に接続されている。上記４人力のアンド回路７
ノの出力端は上記フリラフ０フ０ツブ７５のクロック入
力端子ＣｋＫ接続されている。

上記フリップフロップ７５は、入力端子ＪおよびＫが共
に電源ｔＶｃに接続され、出力端子Ｑが上記アンド回路
７２．７３の各一方の入力端に共通に接続されている。

上記アンド回路７２は他方の入力端が前記第２のカウン
タ５９５の最上位の出力ピッとβ８に接続され、出力端
がｆＦｔｅＪＫｆｉのフリップフロップ７６のクロック
入力端子Ｃｋに接続されている。上記フリップフロップ
７６は、入力端子Ｊが電源ｔＶｃに接続され、入力端子
Ｋが接地され、出力端子Ｑが上記アンド回路７３の他方
の入力端に接続され、反転出力端子■が上記第６のカウ
ンタ、６８２のリセット端子Ｒｉに接続されている。

上記アンド回路７３の出力端は、上記第８０カウンタ７
４のクロック入力端Ｃｋ、に接続されている。上記第８
のカウンタ７４は、３ビツトのダウン（つまυ減）ナニ
）カウンタでなυ、最下位乃至最上位の各出力ピッ）ｅ
ｘ乃至ｅ３がそれぞれ対応する前記アドレス補正回路６
３の他方の入力部の各ビットに接続されている。また、
上記第８のカウンタ７４のリセット端子Ｒｓは、上記フ
リップフロップ７５のリセット端子４Ｒと共に前記ブロ
ック間検出回路５９３出力端に接続されプロ、り量検出
信号によυ共にリセットされるようになっている。

一方、前記行間検出回路５９２の出力端は上記り型のフ
リップフロップ７７のクロック入力端子Ｃｋに接続され
ている。上記フリップフロップ７７は、入力端子りが電
源ｔｉｃに接続され、出力端子Ｑが上記り型のフリップ
フロップ７８０入力端子りに接続されている。

上記７！Ｊツブフロツプ７８１１′ｉ、クロック入力端
子Ｃｋが上記同期信号発生回路６７の垂直同期信号を導
出する出力端に接続され、反転出力端子でか上記ＪＫ型
ノリツブフロップ７６およびＤ型フリップフロップ７７
の各負論理のリセット端子Ｈに共通に接続されている。

なお、前記アドレス補正回路６３に−１、例えば加η−
回路で構成さｉするものである。

また、前記ブロック間検出回路５９３のブロック間検出
信号は、図示されない手段によυ前記メモリ５８のすべ
ての記憶領域をクリヤするのに供されるよりになってい
る０ すなわち、上記の構成を有してなるデコーダ３４は、前
記読出アドレス発生回路６２が上記同期信号発生回路６
２よシ供給されるクロ、り信号に基づき、前記アドレス
切換回路６０を介して、前記メモリ５８に１込まれたデ
ジタルデータを前記受像機３６の走査＃ｉｌＫ略対応し
て読出すようになっている。

上記水平同期信号発生回路６８の第６のカウンタ６８２
は、例えば上記フリップフロップ７６によυリセット状
態にあると、出力データすなわち全ての出力ピッ）ｃ’
ｌ乃至ｃ６がローレベルとなっている。この状態で、上
記読出アドレス発生回路６２の第４のカウンタ６２ノの
出力ピッ）ａ４＊ｌｋ＋；が共に立下ると上記アンド回
路６８６によシ、上記第７のカウンタ６８８には上記第
６のカウンタ６８２の出力データがロード（つまシブリ
セット）されることになる。

そして、上記読出アドレス発生回路６２が例えば２５６
画累両射応するアドレスを指足を完了する毎に上記フリ
ップフロップ６２２は、出力端子Ｑがハイレベルにセッ
トされ、上記第７のカウンタ６８３を動作状態、とする
。この結果、上記第７のカウンタ６８３は、上記クロッ
ク発生回路６９から供給されるクロック信号の引数を開
始し、１０進数で６４を計数すると上記単安定マルチバ
イブレーク６８５を駆動して前記混合回路６６に対して
水平同期信号となるパルスを供給するものである。

また、−］二記紀８のカウンタ７４がリセットされた状
態では、」二記読出アドレス発生回路６２の出力ピッ）
ａ６乃至ａ７のデータがその−ｉｔ上記アドレス補正回
路６３およびアブドレス切換回路６０を介して上記メモ
リ５８のアドレス入力部に対して供されることになる。

この状態で、前記受像機３６の有効画面には、」二記メ
モリ５８の第６図における第２行乃至第８行にｔｉＬ　
ｊｋされるデジタルデータによる画素イハ号が表示され
るようになっている。

こｔＬに対して、上記のデコーダ３６は、前記した如く
前記書込アドレス発生回路５９にょシ、画像信号ブロッ
クの始めのデジタルデータを第６図に示される第８行に
対応する上記メモリ５８アドレスの記憶領域に書込よう
に動作するものであシ、以後次の行のデジタルデータが
転送される毎に第７．第６．・・・、第２行に対応する
記憶領域にこれらのデジタルデータな１込ように動作す
る。このような、上記メモリ５８に対するデジタルデー
タの書込は、前記したように前記同期信号発生回路６７
の水平同期信号出力期間になされるものである。

このようにして、第７行目デジタルデーク（すな、わち
第６図の第２行に対応するデータ）の■込が終了すると
、上記フリップフロップ７１の反転出力端子でかハイレ
ベルとされておシ、前記第３のカウンタ５９６の各出カ
ビットｒ１乃至γ５７）Ｅ、１ＩｌｉＫハイレベルから
ローレベルニ立下シ、４人力の前記アント１回路７１の
出方端レベルがハイレベルからローレベルに立下ること
になる。このため、上記フリップフロップ７５は、上記
アンド回路７２および７３各一方の入力端をそれぞれハ
イレベルとすると共に、上記アンド回路７１の第４の入
力端をローレベルとする。

そして、第８行目のデジタルデータがＷ、６図の第２行
に対応する上記メモリ５８の記憶領域に盲込まれる状態
で、上記椰２のカウンタ５９５の出力ビットβ８が立上
ると、アンド回路７２の出力端がハイレベルとなる。こ
の結果上記フリップフロップ７６は、反転出力鼎ＩＷが
ローレベルとなシ上記第６０カウンクのリセット状態を
解除する。

これにより、上記第６のカウンタ６８２は、上記ナンド
回路６８４の出力紹１がハイレベルとされるので、入力
端子Ｉｈを介してクロック入力端子Ｃｋ６に供給される
上記同期信号発生回路６７の垂直同期信号の立下シ毎に
その側数値をカウントアツプするものである。また、第
７のカウンタ６８３は、上記第６のカウンタ６８２によ
シブリセットさｉＬる値が増加するので、上記単安定マ
ルチパイプレーク６８５から出力されろ水平同期信号の
タイミングは徐々に早くなる。

これによシ、前記受像機３６の画面は徐々に向って右方
向に移動することになる。そして、上記第６のカウンタ
６８２の計数値が１０進数で６３を計数すると、上記ア
ンド回路６８１の他方の入力端がローレベルとなシ上記
憶６のカウンタ６８２による水平同期信号の計数が禁止
される。またこの状態で、前記受像機３６の有効両面に
は、第２行目乃至第８行目縦書文字列、つまり第６図の
第１行乃至第７行に対応する前記メモリ５８に記憶され
たデジタルデータによる画素信号が表示されるものであ
る。このことは、前記同期信号発生回路６７から前記読
出アドレス発生回路６２に供されるクロック信号の略２
倍の周波数のクロック信号が前記クロック発生回路６９
から上記第７のカウンタ６８３に供されることによるた
めである。

次に第８行目（つま！ｌｌ第６図の第１行）に対応する
前記メモリ５８の記憶領域にデジタルデータの１゛込が
終了すると、前記行間検出回路５９２の行間検出信号に
より」二記フリップフロッゾ７７の出力端子Ｑがハイレ
ベルとされる。

この後、前記同期信号発生回路６７から垂直同期信号が
出力されると、上記フリップフロップ０７８の反転出力
端子Ｑがローレベルとされ、上記フリップフロップ７６
および７７を共にリセットする。上記フリップフロップ
７６は、りナツトされることに、ｌ：　ｌ）、上記第８
のカウンタ７４を工だけダウンカウントせしめると共に
、上記第６のカウンタ６８２をリセットする。

これにより、上記第７のカウンタ６Ｂ、１ｔＪ、。

以前と同様に前記クロック信号発生回路６ｇの供するク
ロック信号を６４カウントした後、上記単安定マルチパ
イブレーク６８３を駆動して水平同期信号を発生せしめ
るものである。これと共に、前記第８のカウンタ７４Ｉ
／よ、前記アドレス補正回路６３と共働し、ｔ’＞ｔｌ
記メモリ５８のデジタルデータを例えば第６図においで
、第２行から第８行およびＭ１行に対応する記憶領域を
循環するように読出すようにするものである。

このようにして縦書文字例のスクローリングがなされる
ようになっている。

ところで、ＮＴＳＣ方式の垂直同期信号周波数は、略６
０　Ｈｚであり、上記第２のカウンタ５９５の出力ビッ
トβ８がノ・イレペルとなシ、前受像機３６の画面が移
動し始めスクローリングがなされる迄に要する期間は、
略１秒となるものである。

また、次の行の画像信号が前記復調回路５６に供給され
るとデジタルデータは前記メモリ５８の第６図における
第１行に対応する記憶領域に書込まれるもので、上記第
２のカウンタ５９５の出力ビットβ８がハイレベルとな
ると、上記した如く前記受像器３６の画面が再び向って
右方向に移動し第３行目乃至第９行目の縦書文字列を表
示するようになる。次に、前記行間検出回路５９２によ
シ画像信号の行間が検出されると、上記の場合と同様に
上記第６のカウンタ６８２がリセットされる゛と共に、
上記第８のカウンタ７４がカウントダウンさ！Ｌ１再び
スクローリングがなされることに外る。以下同様に、次
の行の画像信号が前記復調回路５６に供給される毎にス
クローリングが実行されるものである。

このようなスクローリング動作は、前記受像機３６の画
面上の縦１文字列を徐々に水平方向に移動させた状態で
なされるので、前記受像機３６の画像がきわめて見易く
なるものである。

したがって、例えばいわゆるノノラオケ用の歌詞を前記
受像機３６に表示するようにしても使用者は歌詞を見失
うことがなくきわめて良好である０ この点に関して、従来スクローリングは、瞬時になされ
るか、あるいは前記メモリ５８に供されるアドレスを１
アドレスづつずらし画面を水平方向にずらした後行うよ
うにしていたので、使用者にとってきわめて見ずらく、
例えば歌を歌っている際に歌詞を見失ってし寸うことが
あった。

すなわち、以上のような画像記録再生装置の再生系に対
しこの発明は適用されるものであシ、以下図面を参照し
てこの発明の一実施例の要部について詳細に説明する。

第１４図は、この発明の特徴となる前記デコーダ３４の
前記マーカ信号発生回路７０からなる部分を示すもので
ある。但し第１４図中、第５図、第１１図、第１２図お
よび第１３図と同一部分には同一符号を伺してその説明
を省略する。

つ！、シ、前記読出発生回路６２を構成し１／４水平期
間を検出する１／４水千期間検出回路６２６は、出力端
が前記マーカー信号発生回路７ｏを構成するアンド回路
７００の一方の入力端に接続されている。このアンド回
路７０は、出力端が第９のカウンタ７０２のクロック入
力端Ｃｋ。

に接続されている。

上記第９のカウンタ７０１は、プリセット可能な３ビツ
トのカウンタであシ、各入力端ｐｔｔ　ＩｐＨ＃　Ｐｔ
ｓが対応的に前記書込アドレス発生回路５９を構成する
インバータ５９ｄ、５９ｅ。

５９ｆの出力端に接続されている。上記第９のカウンタ
７０１のプリセット制御用のロード端子ＬＤＯは、アン
ド回路７０２の出力端に接続されている。このアンド回
路７０２は、一方の入力端が前記水平同期信号発生回路
６８の水平同期信号出力端に接続されている。つマシ、
上記第９の力βンタ７０１は、水平同期信号の立上υで
前記第３のカウンタ５９６のコンブリメント出力を保持
するようになっている。

上記第９のカウンタ７０１の最上位の出力ピッ）ｅｓは
、インバータ７０３を介してオア回路７０４の一方の入
力端に接続されている。

上記第３のカウンタ５９６の出力ビットｒ３と前記イン
パーク５９ｆの入力端との接続中点は、Ｄ型のフリップ
フロップ７０５のクロック入力端子Ｃｋに接続されてい
る。このフリップフロップ７０５は、入力端子りが電源
ｔＶｃに接続され、反転出力端子司が上記アンド回路７
００および、７０２の各他方の入力端にそれぞｉＬ接続
され、リセット端子Ｒが前記ブロック間検出回路５９３
の出力端に接続されている。

ところで、前記読出アドレス発生回路６２３を構成する
第５のカウンタ６２３は、出力ビットｂ７　。

ｂ、が対応的にアンド回路７０６の一対の入力端に接続
され、出力ビットｂ６がアンド回路７０７の一方の入力
端に接続されていや。上記アンド回路７０６の出力端は
、直接的に上記アンド回路７０７の他方の入力端に接続
され、インバータ７０Ｂを介してオア回路７０９の一方
の入力端に接続されている。上記アンド回路７０７の出
力端は上記オア回路７０９の他方の入力端に接続さｙｔ
ている。

−ヒ記オア回路７０９の出力端は、上記オア回路７０４
の他方の入力端に接続されている。上記オア回路７０４
の出力ＤＮＡは、前記マーカー信号発生回路７０の出力
端となるもので、前記混合回路６６の所定の入力端に接
続されている。

なお、上記第９のカウンタ７０１は、クロック入力端子
Ｃｋ、に供給される信号の立下シを検出してカウントア
ツプするようになっている。

上記アンド回路７０６および７０７は、それぞれ前記同
期信号発生回路６７の一部と共用されるものであシ、上
記アンド回路７０７の出力端信号がテレビジョン信号の
垂直同期信号として取出されるようになされるものであ
る。

すなわち、以」二のように構成された装置において、１
／４水平期間検出回路６２６は、フリップフロップ７０
５がリセットされた状態（つまり反転出力端子Ｑ−がハ
イレベルとされる状態ｐで、水平同期信号が立上ると、
第３のカウンタ５９６の計数値のコンブリメントデータ
を第９のカウンタ７０１がその内部レジスタにプリセッ
トするようになっている。

１／４水千期間検出回路は、第１５図（荀および（ｂ）
に示されるように１水平期間の略１／４の周期の信号（
以下１／４　Ｉ（信号と称する）を出力するもので、ア
ンド回路７００を介して１／４　Ｈ信号の立下シで第９
のカウンタ７０１のレジスタ値をカウントアツプするも
のである。

したがって、第９のカウンタ７０ノは、水平同期信号の
立上りで第３のカウンタ５９６の言１数値がＯである場
合、水平同期信号出力後１／４Ｈ信号の１度目立下シで
、出力ピッ）ａｍが第１５図（ｃ）に示すようにローレ
ベルに立下シ、次の水平同期信号の立上シでローレベル
に立上るものである。また、第９のカウンタ７０１の出
力ピッ）ｅ３は、第３のカウンタ５９６の割数イ直が１
である場合ｉ１５図（ｄ）に示されるように１／４Ｈ信
号の２度目の立下υでローレベルに立下シ、以下第３の
カウンタ５９６の計数値が２および３である場合にはそ
れぞれ第１５図（−）および（ｆ）に示されるように１
／４Ｈ信号の３度目および４度目の立下シでローレベル
に立下るようになる。

また、第３のカウンタ５９６の割数値が４となシ、その
出力ビットγ３がハイレベルとなった場合、フリップフ
ロップ７０５は、クロック入力端子Ｃｋが立上シ、反転
出方端子了が立下ってアンド回路７００，７０２の各他
方の入力端をローレベルとする。これによｊＬ　第９の
カウンタ７０１に対して水平同期信号発生回路６８およ
び１／４水平期間検出回路６２６の各出力信号の供給が
禁止されるものである。これよシ、第９のカウンタ７０
ノの出力ビットｅ３のレベルは常にハイレベルとなるも
のである。

これに対して、第５のカウンタ６２３は、１水平期間を
検出することによυカウントアツプされるものであシ、
その出力ビットｂ６．ｂ７゜ｂｓの出力レベルがそれぞ
れ第１６図（ａ）　ｒ　（ｂ）　１（ｃ）のように変化
するものである。また、アンド回路７０６の出力端レベ
ルは第１６図（ｄ）のように変化するもので、第５のカ
ウンタ６２３が１９２〜２５５を計数する期間を検出す
るものである。アンド回路７０７の出力端レベル（よ、
第１６図（ｄ）のように変化するもので、第５のカウン
タ６２３が２２４〜２５５を計数する期間を検出し、図
余されない部分に垂直同期信号を供給するようになって
いる。オア回路７０９の出力端レベルは、ｊ１６図（ｆ
）のように変化するもので、第５のカウンタ６２３が１
９２〜２２３を計数する期間でローレベルとなるように
なっている。

したがって、インバータ７０３の出力信号は、第５のカ
ウンタ６２３が１９２〜２２３を計数する期間でそのレ
ベル変化がオア回路７０４を介して混合回路６６に供給
されるもので、他の期間ではオア回路７０９の出力信号
にニジマスクされることになる。

この結果、例えば受像機３６の有効画面３６ｈの下端部
において、インバータ７０３の出力信号は、１／４　Ｈ
信号の１度目の立下りから水平同期信号の立上シの近く
迄が輝度変化として表示されるものである。

つｔ、ｂ、第８行（右端第１行目）に対応するメモリ５
Ｂの記憶領域（第６図参照）にデジタルデータが書込ま
れる（例えば文字が表示され始める）期間では、有効画
面３６＆下端部は黒くシる。また、第７行（右端から第
２行目）、第６行（右端から３行目）、第５行（右端か
ら第４行目）に対応するメモリの記憶領域にデジタルデ
ータが書込れるにしたがって、有効画面３６の下端部に
は、左端から略帯状マーカーｍｌ　　ｅ　第２　１　第
３が順次表示される。（つまシ輝度が変化して白くなる
）。そして、第４行に対応したメモリ５８の記憶領域に
対するデジタルデータの書込が開始されると、インパー
ク７０３の出力端レベルが常にハイレベルとなるので向
って右側のマーカーｍ４が表示され、全てのマーカーｍ
１乃至ｍ４が表示されることになる。

なお、フリップフロップ７０５は、画像信号のブロック
間がブロック間検出回路５９３により検出されるとリセ
ットされ、第９のカウンタ７０１に対し１／４　Ｈ信号
および水平同期信号を再び供給するようになる。これに
より、マーカー信号発生回路７０は、再び」二記の動作
を開始するようになる。

ところで、第３図のテープレコーダ３１の磁気テープ３
１４は、エンコーダ３２および信号源３３により、画像
信号およびオーディオ信号が記録されるようになってい
る。このオーディオ信号は、例えばカラオケ用のメロデ
ィ−であシ、あらかじめ第４行目に表示されるべき画像
情報（第６図の第５行に対応するメモリ５８の記憶領域
に書込れるべき画像情報）の記録が完了した状態で、歌
のでだしが始まるように記録されている。

これにより、使用者は、受像機３６に全てのマーカーｍ
１乃至ｍ４が表示されたことを認知することによシ、誰
であっても正しい歌いだしを行うことが可能である。

このようＫ、画像信号のうち特定の画像情報による画像
とオーディオ信号のタイミングが一致した状態を表示す
るようにしたことは、この発明の特徴となる点である。

なお、この発明は上記実施例に限定されるものではなく
、特定の画像情報による画像とオーディオ信号のクーイ
ミングの一致は、受像機がカラーテレビジョンである場
合画面の色を変化させても良く、するいは発光ダイオー
ドなどでなる表示器に行っても良い。

また、この発明は、画像記録再生装置に対して適用した
が、そのエンコーダを省略した画像再生装置に適用して
もよい。そして、画像再生装置は、必ずしもテレビジョ
ン受像器である必要がないことは明らかである。

その他、種々の変形や適用はこの発明の要旨を逸脱しな
い範囲で可能であることは言う迄もない。

〔発明の効果〕

以上詳述したようにこの発明によれば、例えばいわゆる
カラオケ用として好適し、テープレコーダから再生され
複数の画像情報を有する画像信号よシ画像表示装置４に
表示される画像のうち、特定の画像情報に対応する両像
とオーディオ信号のタイミングが一致した状態を画面に
表示するようにした良好な画像再生装置を提供すること
ができる。

【図面の簡単な説明】

第１図は従来の静止画像記録再生装置を示すブロック図
、第２図は第１図の装置の画像信号のフォーマットを示
す図、第３図はこの発明が適用される画像記録再生装置
を示すブロック図、第４図は第３図の装置のエンコー〆
の構成を示すブロック図、第５図は第３図の装置のデコ
ーダを示すブロック図、第６図は第４図のメモリのアド
レスと第３図の受像機の画面との対応関係を説明するた
めに用いた図、第７図は第５図のデコーダの１水平期間
のテレビジョン信号を示す図、第８図および第９図は第
３図の装置の画像信号のフォーマ、トを説明するために
用いた図、第１０図はＦＳＫの原理を説明するために用
いた図、第１１図は第５図の智込カウンタの要部を示す
ブロック図、第１２図は第５図の読出カウンタを示すブ
ロック図、第１３図は第５図のデコーダの水平同期信号
発生回路などからなる部分を示すブロック図、第１４図
はこの発明に係る画像再生装置の一実施例の要部を示す
ブロック図、第１５図（、）乃至（ｆ）および第１６図
（、）乃至（ｆ）はそれぞれ第１俺図の回路の動作を説
明するために用いたタイミング図、第１７図は第１５図
の回路の作用を説明するために用いた図である。 ３１φ・・７−−ｆレコーダ、３２・・・エンコーダ、
３３・・・信号源、３４・・・デコーダ、３５・・・増
幅器、３６・・・受像器、３７・・・スピーカ、４１・
・・ＴＶカメラ、４２・・・ＡＤＣ：、４Ｊ・・・ｓ／
ｐ回路、４４・・・■込回路、４５・・・メモリ、４６
・・・１込アドレス発生回路、４７・・・アドレス切換
回路、４８・・・■込りロック発生器、４９・・・同期
信号発生回路、５０・・・書込カウンタ、５１・・・読
出回路、５２・・・２７８回路、５３・・・変ハ１４回
路、５４・・・読出クロック発生器、５５・・・１込読
出制御回路、５６・・・復ｎ）旧司路、５７・・・１２
回路、５８・・・メモリ、５９・・・岩込アドレス発生
回路、６０・・・アドレス切換回路、６ノ・・・読出１
込制御回路、６２・・・読出アドレス発生回路、６４・
・・ｐ／ｓ回路、６５・・・ＤＡＣ１６６・・・混合回
路、６７・・・同期信号発生回路、６８・・・水平同期
信号発生回路、６９・・・クロック発生回路、７０・・
・マーカー信号発生回路、５９１・・・ライン間検出回
路、５９２・・・行間検出回路、５９，９・・・ブロッ
ク間検出回路、５９４・・・第１のカウンタ、５９５・
・・第２のカウンタ、５９６・・・第３のカウンタ、５
９ＩＬ、５９ｃ・・・オア回路、５９ｂ・・・アンド回
路、５９ｄ乃至５９１・・・インバータ、６２１・・・
第４のカウンタ、６２２・・・ソリツブフロップ、６２
３・・・第５のカウンタ、６２４・・・アンド回路、６
２５・・・インバータ、６８１　、６８６・・・アンド
回路、６８２・・・第６のカウンタ、６８３・・・第７
のカウンタ、６８４・・・ナンド回路、６８５・・・単
安定マルチパイブレーク、７１乃至７３・・・アンド回
路、７４・・・第８のカウンタ、７５乃至７６・・・ソ
リツブフロップ、６２６・・・ｌ／４水平期間検出回路
、７００，７０２，７０６，７０７・・・アンド回路、
７０１・・・第９のカウンタ、７０３Ｔ７０８・・・イ
ンバータ、７０４，７０９・・・オア回路、３６ａ・・
・有効画面、ｍｌ乃至ｍ４・・・マーカ出願人イ１人　
　弁理士　鈴　江　武　彦第３嬰 第４Ｆ 第１４　ｊＭＱ 第１５図 第１６図

Claims (1)

【特許請求の範囲】
1. 画像表示装置に表示すべき複数の画像情報をデジタルデ
   ータ化した画像信号が記録されると共に、このｉ像信号
   の特定の画像情報に対し所定のタイミング真係を伴った
   オーディオ信号が＝−ｅされるオーディオ磁気テープと
   、このオーディオ砿り、テープから前記画像信号および
   オーディオ信号を共に再生する再生装置と、との再竺装
   覧から舅給される画像信号を基に前記画像表示襞覧ｉ二
   ■像を１次表示する手段とを有してなる１１象再生装置
   において、前記特定の画像情訳オヨ乙Ｉ：オーディオ信
   号相互間のタイミング関係を拾出するＭｌの手段と、こ
   の第１の手段の￥！ｉ３己力に基づき前記画像表示装置
   に表示される雇−濃のうち、前記特定の画像情報に対応
   する乳分と前記オーディオ信号が一致するタイミングを
   前記Ｉ像表示装置に表示する第２の手段とを具渭してな
   ることを特９とする画像再生装置。