JPS59241A - 時分割多重分離回路 - Google Patents
時分割多重分離回路Info
- Publication number
- JPS59241A JPS59241A JP9389482A JP9389482A JPS59241A JP S59241 A JPS59241 A JP S59241A JP 9389482 A JP9389482 A JP 9389482A JP 9389482 A JP9389482 A JP 9389482A JP S59241 A JPS59241 A JP S59241A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- serial
- shift register
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、時分割多重化されたパルス伝送における分離
回路に関するものである〇 （２）技術の背景 かかる分離回路を使用する代表的システムとして第１採
に示す時分割交換機が挙げられる。
回路に関するものである〇 （２）技術の背景 かかる分離回路を使用する代表的システムとして第１採
に示す時分割交換機が挙げられる。
即ち、各人ハイウェイＩＨＷＯ〜ＩＨＷ７（伝ａ路）よ
り音声信号をＰＣＭ化した信号が入力され、これを多重
化回路ＭＰＸでパラレルデータに変換すると共に、各人
ハイウェイＩＨＷＯ〜ＩＨＷ７間で時分割多重化する。
り音声信号をＰＣＭ化した信号が入力され、これを多重
化回路ＭＰＸでパラレルデータに変換すると共に、各人
ハイウェイＩＨＷＯ〜ＩＨＷ７間で時分割多重化する。
このパラレルデータは、一旦通話路メモリＳＰＭＫ蓄積
され、制御メモリＣＭの内容に従って、通話相手に接続
されるようタイムスロット変換が行われ、伝送路■にパ
ラレルデータとして送出される。その後多重分離回路Ｄ
ＭＰＸにより各出ハイウェイ０ＨＷＯ〜０ＨＷ７（伝送
路）対応に分離したシリアルデータ、即ち、ＰＣＭ信号
が送出される。
され、制御メモリＣＭの内容に従って、通話相手に接続
されるようタイムスロット変換が行われ、伝送路■にパ
ラレルデータとして送出される。その後多重分離回路Ｄ
ＭＰＸにより各出ハイウェイ０ＨＷＯ〜０ＨＷ７（伝送
路）対応に分離したシリアルデータ、即ち、ＰＣＭ信号
が送出される。
この伝送路■および多重分離回路ＤＭＰＸ出力■の信号
タイムチャートを示したのが第２図である。
タイムチャートを示したのが第２図である。
即ち、伝送路■上では、８ビツトのＰＣＭ信号（ｂＯ〜
ｂ７）がパラレルデータとし、かつ各ハイウェイＨＷＯ
〜ＨＷ７間で時分割多重されて伝送される０このハイウ
ェイＨＷＯ〜ＨＷ７の期間が１タイムスロツト（ＩＴＳ
）であシ、例えば、３．９μｓである。
ｂ７）がパラレルデータとし、かつ各ハイウェイＨＷＯ
〜ＨＷ７間で時分割多重されて伝送される０このハイウ
ェイＨＷＯ〜ＨＷ７の期間が１タイムスロツト（ＩＴＳ
）であシ、例えば、３．９μｓである。
このパラレルデータは、■に示す如く、多重分離回路に
より各ハイウェイＨＷＯ〜ＨＷ７毎に、ｂＯ〜ｂ７の８
ピットシリアルデータ即ち、ＰＣＭ信号として取り出さ
れる。
より各ハイウェイＨＷＯ〜ＨＷ７毎に、ｂＯ〜ｂ７の８
ピットシリアルデータ即ち、ＰＣＭ信号として取り出さ
れる。
（３）従来技術と問題点
かかる多重分離回路の従来例を示したのが第３図である
。
。
即ち、第２図■に示したｂＯ−ｂ７のパラレルデータは
、順次ラッチ回路Ｉ、 Ｔ ＨＯ〜ＬＴＨ７に８ビツト
づつラッチされる。この振分は制御を行なうのがカウン
タＣ０ＵＮＴおよびデコーダＤＥＣである。
、順次ラッチ回路Ｉ、 Ｔ ＨＯ〜ＬＴＨ７に８ビツト
づつラッチされる。この振分は制御を行なうのがカウン
タＣ０ＵＮＴおよびデコーダＤＥＣである。
即ち、カウンタＣＯＵＮＴＨ２ＭＨｚのクロックＣＬを
計数するリングカウンタであり、０〜７で一巡する。
計数するリングカウンタであり、０〜７で一巡する。
このカウンタＣ０ＵＮＴの出力は、デコーダＤＥＣでデ
コードし、クロックに同期したセットパルスによりその
各出力ＬＰＯ〜Ｉ、Ｐ７に）臓次出力パルスを出す。こ
のデコーダＤＥＣの各出力ＬＰＯ〜ＬＰ７は夫々対応す
るラッチ回路ＬＴＨＯ〜ＬＴ）１７に供給され、第２図
■に示す各ハイウェイ対応のデータが夫々ラッチされる
。このラッチ回路ＬＴＨＯ〜ＬＴ）Ｔ７へのラッチが完
了すると、図示せざるロードパルスにより、各ラッチ回
路ＬＴＨＯ〜ＬＴＨ７のデータは、夫々対応するパラレ
ルインシリアルアウト−シフトレジスタ回路ＰＳＯ〜Ｐ
Ｓ７に一斉にロードされる０これが終了すると、再びラ
ッチ回路ＬＴＩＩＯ〜ＬＴＨ７に次のパラレルデータが
ラッチされるが、その間にパラレルインシリアルアウト
−シフトレジスタ回路ＰＳＯ〜ＰＳ７では２ＭＨｚのク
ロックにより、各ハイウェイＨＷＯ〜ＨＷ７に第２図■
に示すシリアルデータが送出され為０かかる動作を繰返
すが、この回路では、カウンタＣ０ＵＮＴや、デコーダ
ＤＥＣが必要となるばかシではなく、ラッチ回路ＬＴＨ
Ｏ〜ＬＴＨ７を構成する半導体素子は、入出力ピン数の
制限により、上記例においては各２個の素子が必要とな
シ、素子数が多く、価格的にも、又実装スペース的にも
大きくなる。
コードし、クロックに同期したセットパルスによりその
各出力ＬＰＯ〜Ｉ、Ｐ７に）臓次出力パルスを出す。こ
のデコーダＤＥＣの各出力ＬＰＯ〜ＬＰ７は夫々対応す
るラッチ回路ＬＴＨＯ〜ＬＴ）１７に供給され、第２図
■に示す各ハイウェイ対応のデータが夫々ラッチされる
。このラッチ回路ＬＴＨＯ〜ＬＴ）Ｔ７へのラッチが完
了すると、図示せざるロードパルスにより、各ラッチ回
路ＬＴＨＯ〜ＬＴＨ７のデータは、夫々対応するパラレ
ルインシリアルアウト−シフトレジスタ回路ＰＳＯ〜Ｐ
Ｓ７に一斉にロードされる０これが終了すると、再びラ
ッチ回路ＬＴＩＩＯ〜ＬＴＨ７に次のパラレルデータが
ラッチされるが、その間にパラレルインシリアルアウト
−シフトレジスタ回路ＰＳＯ〜ＰＳ７では２ＭＨｚのク
ロックにより、各ハイウェイＨＷＯ〜ＨＷ７に第２図■
に示すシリアルデータが送出され為０かかる動作を繰返
すが、この回路では、カウンタＣ０ＵＮＴや、デコーダ
ＤＥＣが必要となるばかシではなく、ラッチ回路ＬＴＨ
Ｏ〜ＬＴＨ７を構成する半導体素子は、入出力ピン数の
制限により、上記例においては各２個の素子が必要とな
シ、素子数が多く、価格的にも、又実装スペース的にも
大きくなる。
（４）発明の目的
本発明は、かかる欠点に鑑み回路の削減を図ると共に、
半導体等の素子数も少ない回路を提供することを目的と
する。
半導体等の素子数も少ない回路を提供することを目的と
する。
（５）発明の構成
本発明は、上記目的を達成するために、複数の一伝送路
に対し、時分割多重化されたパラレルデータをシリアル
インパラレルアウト−シフトレジスタ回路に印加し、該
シフトレジスタ回路出力を各パラレルインシリアルアウ
ト・シフトレジスタ回路に分配し、後者のレジスタ回路
から各伝送路対応に分離されたシリアルデータを得るも
のである〇（６）発明の実施例 第４図に本発明の一実施例を示し、第５図にそのタイム
チャートを示す。
に対し、時分割多重化されたパラレルデータをシリアル
インパラレルアウト−シフトレジスタ回路に印加し、該
シフトレジスタ回路出力を各パラレルインシリアルアウ
ト・シフトレジスタ回路に分配し、後者のレジスタ回路
から各伝送路対応に分離されたシリアルデータを得るも
のである〇（６）発明の実施例 第４図に本発明の一実施例を示し、第５図にそのタイム
チャートを示す。
第４図において、伝送路上を送られてきたパラレルデー
タは２ＭＨｚのクロックによりシリアルインパラレルア
ウト・シフトレジスタ回路ＳＰＯ〜ＳＰ７にそのま＼取
込まれる。
タは２ＭＨｚのクロックによりシリアルインパラレルア
ウト・シフトレジスタ回路ＳＰＯ〜ＳＰ７にそのま＼取
込まれる。
このシリアルインパラレルアウト・シフトレジスタ回路
ＳＰＯ〜ＳＰ７の出力は各パラレルインシリアルアウト
・シフトレジスタ回路ＰＳＯ〜ＰＳ７に交叉接続されて
おり、各シリアルインパラレルアウト・シフトレジスタ
回路５ＰＯ−８Ｐ７のデータは、パラレルインシリアル
アウト・シフトレジスタ回路））ＳＯ〜ＰＳ７に分配さ
れ、これが２ ＭＨｚのクロックで順次ハイウェイＨＷ
Ｏ−ＨＷ７に送出される。
ＳＰＯ〜ＳＰ７の出力は各パラレルインシリアルアウト
・シフトレジスタ回路ＰＳＯ〜ＰＳ７に交叉接続されて
おり、各シリアルインパラレルアウト・シフトレジスタ
回路５ＰＯ−８Ｐ７のデータは、パラレルインシリアル
アウト・シフトレジスタ回路））ＳＯ〜ＰＳ７に分配さ
れ、これが２ ＭＨｚのクロックで順次ハイウェイＨＷ
Ｏ−ＨＷ７に送出される。
この様子を第５図を参照して説明すると、各ノ・イウエ
イＨＷＯ〜ＨＷ７に対する同一ピット位置のパラレルデ
ータが２ＭＨｚのクロック２ＭＣＬによｆｉ、１１ｍ次
シリアルインパラレルアウト・シフトレジスタ回路ＰＳ
Ｏ〜ＰＳ７に入力され、１タイ゛ムスロットＩＴＳ分の
データが入力されると、ロードパルスＬＯＰＫより各パ
ラレルインシリアルアウト・シフトレジスタＰＳＯ〜Ｐ
Ｓ７に一度に分配される。
イＨＷＯ〜ＨＷ７に対する同一ピット位置のパラレルデ
ータが２ＭＨｚのクロック２ＭＣＬによｆｉ、１１ｍ次
シリアルインパラレルアウト・シフトレジスタ回路ＰＳ
Ｏ〜ＰＳ７に入力され、１タイ゛ムスロットＩＴＳ分の
データが入力されると、ロードパルスＬＯＰＫより各パ
ラレルインシリアルアウト・シフトレジスタＰＳＯ〜Ｐ
Ｓ７に一度に分配される。
このパラレルインシリアルアウト・シフトレジスタＰＳ
Ｏ〜ＰＳ７もＡｆｌｔｌ己２ＭＨｚのりｏｙり２ＭＣｌ
。
Ｏ〜ＰＳ７もＡｆｌｔｌ己２ＭＨｚのりｏｙり２ＭＣｌ
。
で順次シフトされ、各ノ・イウエイＨＷＯ−ＨＷ７にピ
ット０、即ちｂＯよυ順に送出される口ここで使用され
る２ＭＨｚのクロック２ＭＣＬやロードパルスＬＯＰは
第３図で示した従来例で使用していると同じものであり
、これら制御のために何等特別の回路は必要ない。
ット０、即ちｂＯよυ順に送出される口ここで使用され
る２ＭＨｚのクロック２ＭＣＬやロードパルスＬＯＰは
第３図で示した従来例で使用していると同じものであり
、これら制御のために何等特別の回路は必要ない。
そこで、この第３図と第４図を比較すれば分るように、
第４図では、第３図のカウンタＣ０ＵＮＴ。
第４図では、第３図のカウンタＣ０ＵＮＴ。
デコーダＤＥＣは不要であり、又シリアルインパラレル
アウト・シフトレジスタ回路を構成する半導体素子の入
出力ピン数としても、データ入力用に１本、出力用に８
本、その他電源、クロック供給等に夫々１木程度あれば
よく、現在の半導体素子１個で構成できる。
アウト・シフトレジスタ回路を構成する半導体素子の入
出力ピン数としても、データ入力用に１本、出力用に８
本、その他電源、クロック供給等に夫々１木程度あれば
よく、現在の半導体素子１個で構成できる。
従って、第４図ではシフトレジスタ５ＰＯ−８Ｐ７およ
びＰＳＯ−ＰＳ７全てで、半導体素子数１６個で構成で
きるが、第３図の例では、ラッチ回路ＬＴＨＯ〜ＬＴＨ
７およびシフトレジスタＰＳｏ〜ＰＳ７だけで半導体素
子２４個が必要となる。
びＰＳＯ−ＰＳ７全てで、半導体素子数１６個で構成で
きるが、第３図の例では、ラッチ回路ＬＴＨＯ〜ＬＴＨ
７およびシフトレジスタＰＳｏ〜ＰＳ７だけで半導体素
子２４個が必要となる。
（７）発明の効果
本発明によると、必要回路の種類が削減でき、かつ、使
用部品数も少なく、低価格で、がっ、実装スペースも少
なく、小型化に適している。
用部品数も少なく、低価格で、がっ、実装スペースも少
なく、小型化に適している。
第１図は、本発明を適用する一般的システム構成図、第
２図は第１図のタイムチャート、第３図は従来例、第４
しＩは本発明の一実施し１１を示し、第５し１は、第４
［ｉ＋のタイムチャートを夫々示す。 Ｍ中、Ｓｌ）Ｍは通話メモＩＪ、ＭＩ）Ｘは多重化回路
、ｌ）ＭＰＸＵｆ４１１１ｍ、Ｉ、ＴＨ／／ 〜Ｌ、Ｔ
Ｈ７はラッチ回路、Ｃ０ＵＮＴはカウンタ、ＤＥＣはデ
：ｆｆ−ダ、５ＰＯ−８Ｐ７はシリアルインパラレルア
ウト・シフトレジスタ回路、ＰＳＯ〜ＰＳ７ｉｄパラレ
ルインシリアルアウト・シフトレジスタ回路、ＴｉＷＯ
〜ＨＷ７は伝送路であるハイウェイ。 亮 １ 図 ■１１ 第 ２ 図 δＥＴ 第 ３ 図 ｃｓ −−ｈ ”−ｅｓ ｃ＋（（（６■
−−−−９ ミ （リ −Ｊ ％ （Ｌへ
２図は第１図のタイムチャート、第３図は従来例、第４
しＩは本発明の一実施し１１を示し、第５し１は、第４
［ｉ＋のタイムチャートを夫々示す。 Ｍ中、Ｓｌ）Ｍは通話メモＩＪ、ＭＩ）Ｘは多重化回路
、ｌ）ＭＰＸＵｆ４１１１ｍ、Ｉ、ＴＨ／／ 〜Ｌ、Ｔ
Ｈ７はラッチ回路、Ｃ０ＵＮＴはカウンタ、ＤＥＣはデ
：ｆｆ−ダ、５ＰＯ−８Ｐ７はシリアルインパラレルア
ウト・シフトレジスタ回路、ＰＳＯ〜ＰＳ７ｉｄパラレ
ルインシリアルアウト・シフトレジスタ回路、ＴｉＷＯ
〜ＨＷ７は伝送路であるハイウェイ。 亮 １ 図 ■１１ 第 ２ 図 δＥＴ 第 ３ 図 ｃｓ −−ｈ ”−ｅｓ ｃ＋（（（６■
−−−−９ ミ （リ −Ｊ ％ （Ｌへ
Claims (1)
- 複数の伝送路に対し、時分割多重化されたパラレルデー
タをシリアルインパラレルアウトΦシフトレジスタ回路
に印加し、該シフトレジスタ回路出力を各パラレルイン
シリアルアウトΦシフトレジスタ回路に分配し、後者の
レジスタ回路から各伝送路対応に分離されたシリアルデ
ータを得ることを特徴とする時分割多重分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9389482A JPS59241A (ja) | 1982-06-01 | 1982-06-01 | 時分割多重分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9389482A JPS59241A (ja) | 1982-06-01 | 1982-06-01 | 時分割多重分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59241A true JPS59241A (ja) | 1984-01-05 |
Family
ID=14095183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9389482A Pending JPS59241A (ja) | 1982-06-01 | 1982-06-01 | 時分割多重分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59241A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4864821A (ja) * | 1971-11-25 | 1973-09-07 |
-
1982
- 1982-06-01 JP JP9389482A patent/JPS59241A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4864821A (ja) * | 1971-11-25 | 1973-09-07 |
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